Figure 24. No Offset When FE = 1 & DE = 0" />
參數(shù)資料
型號: IDT82P2288BBG8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 337/362頁
文件大?。?/td> 0K
描述: TXRX T1/J1/E1 8CHAN 256-PBGA
標(biāo)準(zhǔn)包裝: 1,000
類型: 收發(fā)器
規(guī)程: IEEE 1149.1
電源電壓: 3 V ~ 3.6 V
安裝類型: 表面貼裝
封裝/外殼: 256-BBGA
供應(yīng)商設(shè)備封裝: 256-PBGA(17x17)
包裝: 帶卷 (TR)
其它名稱: 82P2288BBG8
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IDT82P2288
OCTAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
76
March 04, 2009
Figure 24. No Offset When FE = 1 & DE = 0 In Receive Path
The bit offset and channel offset are configured when the BOFF[2:0]
bits and the TSOFF[6:0] bits are not ‘0’ respectively.
When the CMS bit is ‘0’ and the BOFF[2:0] bits are set, the start of
the corresponding frame output on the RSDn/MRSDA(MRSDB) pin will
delay ‘N’ clock cycles to the framing pulse on the RSFSn/MRSFS pin.
(Here ‘N’ is defined by the BOFF[2:0] bits.) When the CMS bit is ‘0’ and
the TSOFF[6:0] bits are set, the start of the corresponding frame output
on the RSDn/MRSDA(MRSDB) pin will delay ‘8 x M’ clock cycles to the
framing pulse on the RSFSn/MRSFS pin. (Here ‘M’ is defined by the
TSOFF[6:0].)
When the CMS bit is ‘1’ (i.e., in double clock mode) and the
BOFF[2:0] bits are set, the start of the corresponding frame output on
the RSDn/MRSDA(MRSDB) pin will delay ‘2 x N’ clock cycles to the
framing pulse on the RSFSn/MRSFS pin. (Here ‘N’ is defined by the
BOFF[2:0] bits.) When the CMS bit is ‘1’ (i.e., in double clock mode) and
the TSOFF[6:0] bits are set, the start of the corresponding frame output
on the RSDn/MRSDA(MRSDB) pin will delay ‘16 x M’ clock cycles to the
framing pulse on the RSFSn/MRSFS pin. (Here ‘M’ is defined by the
TSOFF[6:0].)
In Non-multiplexed mode, the channel offset can be configured from
0 to 23 channels (0 & 23 are included). In Multiplexed mode, the channel
offset can be configured from 0 to 127 channels (0 & 127 are included).
3.17.1.5 Output On RSDn/MRSDA(MRSDB) & RSIGn/
MRSIGA(MRSIGB)
The output on the RSDn/MRSDA(MRSDB) and the RSIGn/
MRSIGA(MRSIGB) pins can be configured by the TRI bit of the corre-
sponding link to be in high impedance state or to output the processed
data stream.
FE = 1, DE = 0
Receive Clock Slave mode / Receive Multiplexed mode:
RSFSn / MRSFS
RSCKn / MRSCK
RSDn / MRSDA(B)
RSFSn / MRSFS
RSCKn / MRSCK
RSDn / MRSDA(B)
Receive Clock Master mode:
F-bit (T1/J1)
Bit 1 of TS0 (E1)
Bit 1 of CH1(T1/J1)
Bit 2 (T1/J1)
Bit 2 of TS0 (E1)
Bit 3 (E1)
F-bit (T1/J1)
Bit 1 of TS0 (E1)
Bit 1 of CH1(T1/J1)
Bit 2 (T1/J1)
Bit 2 of TS0 (E1)
Bit 3 (E1)
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PDF描述
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