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參數(shù)資料
| 型號： | IDT723614L15PF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SyncBiFIFOO WITH BUS MATCHING AND BYTE SWAPPING 64 x 36 x 2 |
| 中文描述： | 64 X 36 BI-DIRECTIONAL FIFO, 10 ns, PQFP120 |
| 封裝： | TQFP-120 |
| 文件頁數(shù)： | 28/39頁 |
| 文件大?。?/td> | 499K |
| 代理商： | IDT723614L15PF |
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28
COMMERCIAL TEMPERATURE RANGE
IDT723614 CMOS SyncBiFIFO
WITH BUS MATCHING AND BYTE SWAPPING
64 x 36 x 2
NOTES:
1.
t
SKEW1
is the minimum time between a rising CLKB edge and a rising CLKA edge for
EFA
to transition HIGH in the next CLKA cycle. If the time
between the rising CLKB edge and rising CLKA edge is less than t
SKEW1
, then the transition of
EFA
HIGH may occur one CLKA cycle later than
shown.
Port B size of long word is selected for FIFO2 write by SIZ1 = LOW, SIZ0 = LOW. If port B size is word or byte t
SKEW1
is referenced to the rising
CLKB edge that writes the last word or byte of the long word, respectively.
2.
Figure 14.
EFA
Flag Timing and First Data Read when FIFO2 is Empty
CSB
W
R
B
SIZ1,
SIZ0
FFB
B0 - B35
CLKA
EFA
CSA
W/
R
A
MBA
ENB
ENA
A0 -A35
CLKB
1
2
3146 drw 14
t
CLKH
t
CLKL
t
CLK
t
ENS
t
ENS
t
ENH
t
ENH
t
DS
t
DH
t
SKEW1
t
CLK
t
CLKL
t
ENS
t
ENH
t
A
W1
FIFO2 Empty
LOW
HIGH
LOW
LOW
LOW
t
CLKH
W1
HIGH
(1)
t
REF
t
REF
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PDF描述 |
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