參數(shù)資料
型號： IDT70T3319S166BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： JFET-Input Operational Amplifier 8-PDIP 0 to 70
中文描述： 256K X 18 DUAL-PORT SRAM, 12 ns, PBGA256
封裝： 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
文件頁數(shù)： 12/28頁
文件大?。?/td> 485K
代理商： IDT70T3319S166BC
6.42
IDT70T3339/19/99S
High-Speed 2.5V 512/256/128K x 18 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
PRELIMINARY
12
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing)
(2,3)
(V
DD
= 2.5V ± 100mV, T
A
= 0°C to +70°C)
NOTES:
1. The Pipelined output parameters (t
CYC2
, t
CD2
) apply to either or both left and right ports when
FT
/PIPE
X
= V
DD
(2.5V). Flow-through parameters (t
CYC1
, t
CD1
)
apply when
FT
/PIPE = V
ss
(0V) for that port.
2. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (
OE
),
FT
/PIPE and OPT.
FT
/PIPE and OPT should be
treated as DC signals, i.e. steady state during operation.
3. These values are valid for either level of V
DDQ
(3.3V/2.5V). See page 6 for details on selecting the desired operating voltage levels for each port.
4. 166MHz I-Temp is not available in the BF-208 package.
5. 200Mhz is not available in the BF-208 and DD-144 packages.
6. Guaranteed by design (not production tested).
70TS200
Com'l Only
(5)
70T3S166
Com'l
& Ind
(4)
70TS133
Com'l
& Ind
Symbol
Parameter
Min.
Max.
Min.
Max.
Mn.
Max.
Unit
t
CYC1
Clock Cycle Time (Flow-Through)
(1)
15
____
20
____
25
____
ns
t
CYC2
Clock Cycle Time (Pipelined)
(1)
5
____
6
____
7.5
____
ns
t
CH1
Clock High Time (Flow-Through)
(1)
6
____
8
____
10
____
ns
t
CL1
Clock LowTime (Flow-Through)
(1)
6
____
8
____
10
____
ns
t
CH2
Clock High Time (Pipelined)
(2)
2
____
2.4
____
3
____
ns
t
CL2
Clock LowTime (Pipelined)
(1)
2
____
2.4
____
3
____
ns
t
SA
Address Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HA
Address Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SC
Chip Enable Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HC
Chip Enable Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SB
Byte Enable Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HB
Byte Enable Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SW
R/W Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HW
R/W Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SD
Input Data Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HD
Input Data Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SAD
ADS
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HAD
ADS
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SCN
CNTEN
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HCN
CNTEN
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
SRPT
REPEAT
Setup Time
1.5
____
1.7
____
1.8
____
ns
t
HRPT
REPEAT
Hold Time
0.5
____
0.5
____
0.5
____
ns
t
OE
Output Enable to Data Valid
____
4.4
____
4.4
____
4.6
ns
t
OLZ
(6)
Output Enable to Output Low-Z
1
____
1
____
1
____
ns
t
OHZ
(6)
Output Enable to Output High-Z
1
3.4
1
3.6
1
4.2
ns
t
CD1
Clock to Data Valid (Flow-Through)
(1)
____
10
____
12
____
15
ns
t
CD2
Clock to Data Valid (Pipelined)
(1)
____
3.4
____
3.6
____
4.2
ns
t
DC
Data Output Hold After Clock High
1
____
1
____
1
____
ns
t
CKHZ
(6)
Clock High to Output High-Z
1
3.4
1
3.6
1
4.2
ns
t
CKLZ
(6)
Clock High to Output Low-Z
1
____
1
____
1
____
ns
t
INS
Interrupt Flag Set Time
____
7
____
7
____
7
ns
t
INR
Interrupt Flag Reset Time
____
7
____
7
____
7
ns
t
COLS
Collision Flag Set Time
____
3.4
____
3.6
____
4.2
ns
t
COLR
Collision Flag Reset Time
____
3.4
____
3.6
____
4.2
ns
t
ZZSC
Sleep Mode Set Cycles
2
____
2
____
2
____
cycles
t
ZZRC
Sleep Mode Recovery Cycles
3
____
3
____
3
____
cycles
Port-to-Port Delay
t
CO
Clock-to-Clock Offset
4
____
5
____
6
____
ns
t
OFS
Clock-to-Clock Offset for Collision Detection
Please refer to Collision Detection Timng Table on Page 21
5652 tbl 11
相關(guān)PDF資料
PDF描述
IDT70T3339S133BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3339S166BC JFET-Input Operational Amplifier 8-SOIC -40 to 85
IDT70T3319S133BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3339S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3319S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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IDT70T3319S166BF8 功能描述:IC SRAM 4MBIT 166MHZ 208FBGA RoHS:否 類別:集成電路 (IC) >> 存儲器 系列:- 標(biāo)準(zhǔn)包裝:3,000 系列:- 格式 - 存儲器:EEPROMs - 串行 存儲器類型:EEPROM 存儲容量:8K (1K x 8) 速度:400kHz 接口:I²C，2 線串口 電源電壓:1.7 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 封裝/外殼:8-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:8-SOIC 包裝:帶卷 (TR)
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