參數(shù)資料
型號(hào)： IDT70T3319S166BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： DRAM
英文描述： JFET-Input Operational Amplifier 8-PDIP 0 to 70
中文描述： 256K X 18 DUAL-PORT SRAM, 12 ns, PBGA256
封裝： 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256
文件頁(yè)數(shù)： 1/28頁(yè)
文件大?。?/td> 485K
代理商： IDT70T3319S166BC
2003 Integrated Device Technology, Inc.
NOVEMBER 2003
DSC-5652/3
1
HIGH-SPEED 2.5V
512/256/128K X 18
SYNCHRONOUS
DUAL-PORT STATIC RAM
WITH 3.3V OR 2.5V INTERFACE
– Data input, address, byte enable and control registers
– Self-timed write allows fast cycle time
◆
Separate byte controls for multiplexed bus and bus
matching compatibility
◆
Dual Cycle Deselect (DCD) for Pipelined Output Mode
◆
2.5V (±100mV) power supply for core
◆
LVTTL compatible, selectable 3.3V (±150mV) or 2.5V
(±100mV) power supply for I/Os and control signals on
each port
◆
Industrial temperature range (-40°C to +85°C) is
available at 166MHz and 133MHz
◆
Available in a 256-pin Ball Grid Array (BGA), a 144-pin Thin
Quad Flatpack (TQFP) and 208-pin fine pitch Ball Grid Array
(fpBGA)
◆
Supports JTAG features compliant with IEEE 1149.1
◆
Due to limited pin count JTAG, Collision Detection and
Interrupt are not supported on the 144-pin TQFP package
PRELIMINARY
IDT70T3339/19/99S
Functional Block Diagram
Features:
◆
True Dual-Port memory cells which allow simultaneous
access of the same memory location
◆
High-speed data access
– Commercial: 3.4 (200MHz)/3.6ns (166MHz)/
4.2ns (133MHz)(max.)
– Industrial: 3.6ns (166MHz)/4.2ns (133MHz) (max.)
◆
Selectable Pipelined or Flow-Through output mode
◆
Counter enable and repeat features
◆
Dual chip enables allow for depth expansion without
additional logic
◆
Interrupt and Collision Detection Flags
◆
Full synchronous operation on both ports
– 5ns cycle time, 200MHz operation (14Gbps bandwidth)
– Fast 3.4ns clock to data out
– 1.5ns setup to clock and 0.5ns hold on all control, data, and
address inputs @ 200MHz
1. Address A
18
is a NC for the IDT70T3319. Also, Addresses A
18
and A
17
are NC's for the IDT70T3399.
2. The sleep mode pin shuts off all dynamc inputs, except JTAG inputs, when asserted. All static inputs, i.e., PL/
FT
x and
OPTx and the sleep mode pins themselves (ZZx) are not affected during sleep mode.
NOTES:
Dout0-8_L
B
W
0
L
B
W
1
L
Din_L
OE
L
UB
L
LB
L
R/
W
L
CE
0L
CE
1L
ab
FT
/PIPE
L
0/1
1b 0b 1a 0a
1
0
1/0
0b 1b
b
0a 1a
a
FT
/PIPE
L
1/0
REPEAT
R
ADS
R
A
0R
CNTEN
R
Dout0-8_R
Dout9-17_R
I/O
0R
- I/O
17R
Din_R
ADDR_R
OE
R
UB
R
LB
R
R/
W
R
CE
0R
CE
1R
FT
/PIPE
R
CLK
R
,
Counter/
AReg.
B
W
1
R
B
W
0
R
FT
/PIPE
R
Counter/
AReg.
CNTEN
L
ADS
L
REPEAT
L
I/O
0L
- I/O
17L
A
18L
(1)
A
0L
ADDR_L
5652 drw 01
512/256/128K x 18
MEMORY
ARRAY
CLK
L
,
ba
0/1
0b
1b
0a 1a
1
0
1/0
1b 0b
b
1a 0a
a
1/0
INTERRUPT
COLLISION
DETECTION
LOGIC
INT
L
COL
L
INT
R
COL
R
R/
W
L
R/
W
R
CE
0L
CE1L
CE
0R
CE1R
ZZ
CONTROL
LOGIC
ZZ
L(2)
ZZ
R(2)
JTAG
TCK
TMS
TRST
TDO
TDI
A
18R
(1)
相關(guān)PDF資料
PDF描述
IDT70T3339S133BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3339S166BC JFET-Input Operational Amplifier 8-SOIC -40 to 85
IDT70T3319S133BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3339S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
IDT70T3319S200BC HIGH-SPEED 2.5V 512/256/128K X 18 SYNCHRONOUS DUAL-PORT STATIC RAM WITH 3.3V OR 2.5V INTERFACE
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參數(shù)描述
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