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參數(shù)資料
| 型號(hào)： | IDT7025S55GG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | SRAM |
| 英文描述： | 8K X 16 DUAL-PORT SRAM, 55 ns, CPGA84 |
| 封裝： | CERAMIC, PGA-84 |
| 文件頁數(shù)： | 7/22頁 |
| 文件大?。?/td> | 176K |
| 代理商： | IDT7025S55GG |
6.42
IDT7025S/L
High-Speed 8K x 16 Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
15
Timing Waveform of Write Port-to-Port Read and BUSY(2,4,5) (M/S = VIH)
Timing Waveform of Write with BUSY
NOTES:
1. tWH must be met for both
BUSY input (slave) output master.
2.
BUSY is asserted on port "B" Blocking R/W"B", until BUSY"B" goes HIGH.
3. tWB is only for the 'Slave' Version.
2683 drw 13
tDW
tAPS
ADDR"A"
tWC
DATAOUT "B"
MATCH
tWP
R/
W"A"
DATAIN "A"
ADDR"B"
tDH
VALID
(1)
MATCH
BUSY"B"
tBDA
VALID
tBDD
tDDD
(3)
tWDD
tBAA
NOTES:
1. To ensure that the earlier of the two ports wins. tAPS is ignored for M/
S = VIL (slave).
2.
CEL = CER = VIL.
3.
OE = VIL for the reading port.
4. If M/
S = VIL (SLAVE), then BUSY is an input. Therefore in this example BUSY"A" = VIH and BUSY"B" input is shown.
5. All timing is the same for left and right ports. Port "A" may be either the left of right port. Port "B" is the opposite port from Port "A".
2683 drw 14
R/
W"A"
BUSY"B"
tWP
tWB
R/
W"B"
tWH
(1)
(2)
(3)
.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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