參數(shù)資料
型號： IDT5T9010BBGI
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 5T SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA144
封裝： LEAD FREE, PLASTIC, BGA-144
文件頁數(shù)： 20/23頁
文件大?。?/td> 168K
代理商： IDT5T9010BBGI
6
INDUSTRIALTEMPERATURERANGE
IDT5T9010
2.5V PROGRAMMABLE SKEW PLL CLOCK DRIVER TERACLOCK
DIVIDE SELECTION TABLE
DS [1:0]
Divide-by-n
Permitted Output Divide-by-n connected to FB and
FB/VREF2(1)
LL
2
1, 2
LM
3
1
LH
4
1, 2
ML
5
1, 2
M M
1
1, 2, 4
MH
6
1, 2
HL
8
1
HM
10
1
HH
12
1
NOTE:
1. Permissible output division ratios connected to FB and
FB/VREF2. The frequencies of the REF[1:0] and REF[1:0]/VREF[1:0] inputs will be FNOM/N when the parts are configured for
frequency multiplication by using an undivided output for FB and
FB/VREF2 and setting DS[1:0] to N (N = 1-6, 8, 10, 12).
CONTROL SUMMARY TABLE FOR ALL OUTPUTS(1)
nF2/FBF2
nF1/FBF1
nF0/FBF0
Output Skew
L
Divide by 2
L
M
+7tU
L
H
+6tU
L
M
L
+5tU
L
M
+4tU
L
M
H
+3tU
L
H
L
+2tU
L
H
M
+1tU
L
H
Zero Skew
H
L
Inverted
H
L
M
-1tU
H
L
H
-2tU
H
M
L
-3tU
H
M
-4tU
H
M
H
-5tU
H
L
-6tU
H
M
-7tU
H
Divide by 4
NOTE:
1. When
PLL_EN is HIGH, the PLL is disabled and the device is put into test mode. In test mode, 5F[2:0] must be set to MHL, the REF[1:0]/REF[1:0] input frequency must be set
to 1MHz or less, and nF[2:0]/FBF[2:0] pins should be set to LHH.
相關PDF資料
PDF描述
IDT5T9010BBI 5T SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA144
IDT5T9010BBI8 5T SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA144
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IDT5T907PAGI 5T SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
IDT5T9110BBI8 5T SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PBGA144
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參數(shù)描述
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