參數(shù)資料
型號： ICS813078BYILFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 9/26頁
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描述： IC VCXO PLL WIRELESS 64TQFP
標(biāo)準(zhǔn)包裝： 500
系列： HiPerClockS™, FemtoClock™
類型： 時鐘/頻率發(fā)生器，扇出緩沖器（分配），抖動衰減器，多路復(fù)用器
PLL： 是
主要目的： 無線基礎(chǔ)架構(gòu)應(yīng)用
輸入： LVDS，LVHSTL，LVPECL，晶體
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 3:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 614.4MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 64-TQFP-EP（10x10）
包裝： 帶卷 (TR)
ICS813078I
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
17
ICS813078BYI REV. A OCTOBER 6, 2008
Wiring the Differential Input to Accept Single Ended Levels
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = VCC/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock
swing is only 2.5V and VCC = 3.3V, V_REF should be 1.25V and
R2/R1 = 0.609.
Figure 2. Single-Ended Signal Driving Differential Input
Power Supply Filtering Technique
As in any high speed analog circuitry, the power supply pins are
vulnerable to random noise. To achieve optimum jitter
performance, power supply isolation is required. The ICS813078I
provides separate power supplies to isolate any high switching
noise from the outputs to the internal PLL. VCC, VCCA, VCCO and
VCCO_CMOS should be individually connected to the power supply
plane through vias, and 0.01F bypass capacitors should be used
for each pin. Figure 3 illustrates this for a generic VCC pin and also
shows that VCCA requires that an additional 10 resistor along with
a 10
F bypass capacitor be connected to the V
CCA pin.
Figure 3. Power Supply Filtering
V_REF
Single Ended Clock Input
VCC
CLK
nCLK
R1
1K
C1
0.1u
R2
1K
VCC
VCCA
3.3V
10
10F
.01F
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PDF描述
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