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參數(shù)資料
| 型號(hào)： | ICS813078BYILFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 21/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VCXO PLL WIRELESS 64TQFP |
| 標(biāo)準(zhǔn)包裝： | 500 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 類型： | 時(shí)鐘/頻率發(fā)生器，扇出緩沖器（分配），抖動(dòng)衰減器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 無線基礎(chǔ)架構(gòu)應(yīng)用 |
| 輸入： | LVDS，LVHSTL，LVPECL，晶體 |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 3:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 614.4MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-TQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP-EP（10x10） |
| 包裝： | 帶卷 (TR) |
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ICS813078I
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
FEMTOCLOCKS VCXO-PLL FREQUENCY GENERATOR
4
ICS813078BYI REV. A OCTOBER 6, 2008
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
DEVICE CONFIGURATION
The ICS813078I is a two stage device, a VCXO-PLL stage
followed by a low phase noise FemtoClock PLL multiplier stage.
The VCXO-PLL stage uses a pullable crystal to lock to the
reference clock. The low phase noise FemtoClock multiplies the
VCXO-PLL output clock up to 491.52MHz or 614.4MHz and three
independent output dividers scale the frequency down to the
desired output frequencies. With a given input and VCXO
frequency, the output frequency is a function of the P, MF, MV and
the NA, NB and NC dividers. The P and MV are controlled by the
R[2:0] control pins through the internal lookup table (LUT).
The VCXO-PLL pre-divider (P) down-scales the input reference
frequency fREF and enables the use of the ICS813078I at a variety
of input frequencies. P and MV must be set to match the VCXO
frequency: fREF ÷ P = fVCXO ÷ MV. For example, at the nominal
VCXO frequency of 30.72MHz and if MV equals one, the input
frequency must be an integer multiple of 30.72MHz (for MV = 2, the
input frequency must be an integer multiple of 15.36MHz). The
FemtoClock PLL stage multiplies the VCXO frequency (30.72MHz)
to 614.4MHz or 491.52MHz by a multiplier MF of 20 or 16. The
output frequency equals [(fREF ÷ P) * MV * MF] ÷ NA, NB, or NC.
The NA, NB and NC dividers operate independently.
Table 3A. Input Frequency Configuration Example
Table (fVCXO = 30.72MHz)
51, 53, 55, 57
QC3, QC2,
QC1, QC0
Output
Single-ended Bank C outputs. LVCMOS/LVTTL interface levels.
52, 56
VCCO_CMOS
Power
Output supply pins for LVCMOS outputs.
59
LOCK
Output
VCXO lock state. LVCMOS/LVTTL interface levels. See Table 3M.
60
MF
Input
Pulldown
FemtoClock-PLL feedback divider selection. See Table 3E.
LVCMOS/LVTTL interface levels.
62, 63
XTAL_OUT,
XTAL_IN
Input
Internal VCXO crystal oscillator interface.
XTAL_IN is the input. XTAL_OUT is the output.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4pF
CPD
Power Dissipation
Capacitance (per output)
VCC = VCCO_CMOS = 3.465V
10
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
ROUT
Output Impedance
QC[3:0]
15
Number
Name
Type
Description
fref
(MHz)
Input
Internal Dividers
fXTAL
(MHz)
R[2:0]
P
MV
30.72
000
1
30.72
61.44
001
2
1
30.72
122.88
010
4
1
30.72
15.36
011
1
2
30.72
10
100
125
384
30.72
12.8
101
5
12
30.72
15
110
125
256
30.72
20
111
125
192
30.72
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