- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 75/549頁 |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
166
Revision 1.0
7.6.3
Expansion ROM Functionality
The GT-96100A implements the PCI Expansion ROM as required by PC boot devices. The PCI Expansion ROM
functionality is enabled by strapping DAdr[5] low at RESET, see Section 22. “Reset Configuration” on page 452.
If the PCI Expansion ROM is disabled, expansion ROM register (offset 0x30 of PCI configuration space) acts as
reserved register and returns only 0 when read.
When the expansion ROM is enabled by the pin strapping option, the PCI Expansion ROM BAR appears in the
GT-96100A’s PCI_0 configuration header. However, the Expansion ROM decoder shares functionality with the
SCS[3]*/BootCS* resource. In normal operation (i.e., after the BIOS initialization is complete), the Expansion
ROM is disabled via bit 0 in the Expansion ROM BAR. During BIOS boot, however, the BIOS “turns on” the
Expansion ROM decoder by setting bit 0. When the Expansion ROM decoder is “on” the following happens in
PCI_0:
The PCI target acts as if the Timeout0 and Timeout1 MSBs are 1 (which means initial value of 0x8f and
0x87 respectively). This is done to allow for the long default access time from 8-bit boot ROMs.
The Device unit will bypass it's address decoding for all transactions from PCI that are targeted to
expansion ROM or SCS[3]*/BootCS*. All of these transactions assert CS[3] regardless of the actual
address.
The GT-96100A acts this way as long as bit[0] of expansion ROM register is set to 1. The BIOS must
clear this bit when it is done executing/probing the Expansion ROM. If the BIOS does not clear bit[0] of
expansion ROM BAR, program this bit to 0 from CPU side.
7.7
PCI Bus/Device Bus/CPU Clock Synchronization
The PCI interface is designed to run asynchronously with respect to the AD and CPU buses.
The synchronization delay between these two clock domains can be reduced by running the interfaces in syn-
chronized mode. An example would be having the CPU/AD buses running at 66MHz and the PCI bus running at
a 33MHz frequency that was derived from the 66MHz.
Latency through the GT-96100A is reduced to a minimum when synchronized mode is selected. The synchroni-
zation mode is set via the SyncMode bits in the PCI Internal Command registers (0xc00/0xc80). See Section
2.4.2 “PCI Read Performance from SDRAM” on page 117 for a full description.
NOTE: TClk cycle must be smaller than PClk cycle by at least 1ns (T tclk < Tpclk + 1ns).
Subsystem Device and Vendor ID
0x0ac
0x1fffffec
Interrupt Pin and Line
0x0bc
0x1ffffff0
Table 132: PCI_1 Registers Loaded at RESET (Continued)
Regist er
Offset
Boo t Device Address
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