- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁(yè)數(shù)： | 232/549頁(yè) |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
Revision 1.0
307
13. SERIAL DMA (SDMA)
13.1
Overview
There are 16 SDMA channels on the GT-96100A that are dedicated for moving data between the serial communi-
cations channels (MPSCs) and memory buffers. Each SDMA channel consists of a DMA engine for receiving
and one for transmitting.
The 16 SDMA channels are logically divided in two identical groups. Each group consists of 8 SDMA channels
- one SDMA channel per MPSC. In both groups SDMA channel 0 is allocated to data transfer from/to MPSC0,
SDMA1 is tied to MPSC1 and so on. Each MPSC can be programmed to use a specific SDMA channel from one
of the groups, making it possible to split the serial data flow into two logical streams. These streams can be
assigned a different priority tag at the CIU level.
Each SDMA channel has two dedicated FIFOs for data buffering (for a total of 32 FIFOs). All FIFOs are 256
bytes deep.
For receive operations, the MPSC moves received data into the dedicated FIFO of the corresponding SDMA.
Then, using descriptors set up by the user, the SDMA moves the data into memory buffers. For transmit opera-
tions, the SDMA uses descriptors set up by the user to move data out of buffers into the dedicated FIFO. The
MPSC moves the data down to the serial communications link.
The SDMA channel descriptors use a chained data structure. They work without CPU interference after appro-
priate initialization. SDMA channels can be programed to generate interrupts on buffer or frame boundaries.
When enabled, he receive SDMAs run freely and expect to find a valid descriptor, when one is required. When a
receive SDMA channel accesses an invalid descriptor, the receive SDMA process halts with a resource error sta-
tus indication.
When enabled, the transmit SDMAs run freely until the end of the descriptor chain is reached. When a transmit
SDMA accesses an invalid descriptor and the last descriptor was not marked as an end of frame descriptor, the
transmit SDMA process halts with resource error status indication.
The SDMAs in each group arbitrate for accessing the descriptors and buffers. A standard round-robin scheme is
used for arbitration within the group. The arbitration between the groups is done at the CIU level, which supports
a programmable, weighted round-robin algorithm.
SDMA buffers and descriptor reside either in SDRAM space or in PCI space. Address decoding is automatic and
does not require user intervention. However, the user may choose to override the address decoding and force one
(or more) of the SDMAs to direct all its accesses to the PCI.
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