- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁數(shù)： | 71/549頁 |
| 文件大小： | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
162
Revision 1.0
The GT-96100A provides the CPU with a simpler way to perform synchronization with PCI buffers1. The CPU
issues a read command to “PCI_0/1 Sync Barrier Virtual” register to synchronize PCI_0/1 buffers. The response
dummy read completes once no posted data remains within the addressed PCI interface.
7.5
PCI Master Configuration
The GT-96100A translates CPU read and write cycles into configuration cycles using PCI configuration mecha-
nism #1 (per the PCI specification). Mechanism #1 defines a way to translate the CPU cycles into both PCI con-
figuration cycles on the PCI bus and accesses to the GT-96100A’s internal configuration registers.
The GT-96100A includes two registers per PCI device: Configuration Address (at offset 0xcf8 for PCI0 and
0xcf0 for PCI1) and Configuration Data (at offset 0xcfc for PCI0 and 0xcf4 for PC1). The mechanism for access-
ing configuration registers is to write a value into the Configuration Address register that specifies:
PCI bus number.
The device on that bus.
The function number within the device.
The configuration register within that device/function being accessed.
A subsequent read or write to the Configuration Data register (at 0xcfc/0xcf4) then causes the GT-96100A to
translate that Configuration Address value to the requested cycle on the PCI bus.
If the BusNum field in the Configuration Address register equals 0 but the DevNum field is other than 0, a Type0
access is performed that addresses a device attached to the local PCI bus. If the BusNum field in the Configura-
tion Address register is other than 0, a Type1 access is performed that addresses a device attached to a remote
PCI bus.
The GT-96100A performs address stepping for PCI configuration cycles. This allows for the use of the high-
order PCI AD signals as IdSel signals through resistive coupling.2 Table 130 shows DevNum to IdSel mapping.
1. This mechanism is not compatible with the GT-64010A and GT-64011 devices.
Table 130: DevNum to IdSel Mapping
DevNum[15:11]
PAD_0[31:11] /PAD_1[31:11]
00001
0 0000 0000 0000 0000 0001
00010
0 0000 0000 0000 0000 0010
00011
0 0000 0000 0000 0000 0100
00100
0 0000 0000 0000 0000 1000
-
10101
1 0000 0000 0000 0000 0000
00000,
10110 - 11111
0 0000 0000 0000 0000 0000
2. “Resistive Coupling” is a fancy way of saying “hook a resistor from ADx to IdSel” on a given device. Look at the Galileo-4PB backplane sche-
matics for examples.
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