參數(shù)資料
型號(hào)： GT-96100A
廠商： Galileo Technology Services, LLC
英文描述： Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器)
中文描述： 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器）
文件頁(yè)數(shù)： 117/549頁(yè)
文件大小： 7321K
代理商： GT-96100A
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GT-96100A Advanced Communication Controller
Revision 1.0
203
8.3
Enabling I2O Support
The I2O registers are only visible from the PCI side when I2O support is enabled via the pin strapping option
shown in the RESET Configuration section.
When I2O support is disabled, the locations from BAR0+0x0 to BAR0+0x7F appear as SDRAM.
8.4
Register Map Compatibility with the i960Rx Family
The GT-96100A’s register map is compatible with the I2O specification. However, some of the registers found in
Intel’s i960Rx processors are not implemented. This information is shown in Table 210.
8.5
Message Registers
The GT-96100A uses the message registers to send and receive short messages over the PCI bus, without trans-
ferring data into local memory. When written, message registers may cause an interrupt to be generated either to
the MIPS CPU or to the PCI bus. There are two types of message registers:
Inbound messages are sent by an external PCI bus agent and received by the GT-96100A
Outbound messages are sent by the GT-96100A’s local CPU and received by an external PCI agent
The interrupt status for inbound messages is recorded in the Inbound Interrupt Cause register.
The interrupt status for outbound messages is recorded in the Outbound Interrupt Cause register.
8.5.1
Inbound Messages
There are two Inbound Message registers (IMRs).
When an IMR is written from the PCI side, a maskable interrupt request is generated in the Inbound Interrupt
Status register (IISR). If this request is unmasked, an interrupt request is issued to the MIPS CPU. The interrupt
is cleared when the CPU writes a value of 1 to the Inbound Message Interrupt bit in the IISR. The interrupt may
be masked through the mask bits in the Inbound Interrupt Mask register.
Table 210: Register Differences Between the GT-96100A and i960Rx
Register
Name
GT-96100A
i960Rx
Comment
APIC Register
Select
Not implemented
Implemented
No APIC support required for the GT-
96100A, not a part of the I2O spec.
APIC Window
Select
Not implemented
Implemented
No APIC support required for the GT-
96100A, not a part of the I2O spec.
Index Registers
Not implemented
Implemented
Index registers are not used for I2O mes-
sage passing so this is not a compatibility
issue. Index registers are implemented as
normal SDRAM in the GT-96100A.
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