- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄67672 > GT-96100A (Galileo Technology Services, LLC) Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) PDF資料下載
參數(shù)資料
| 型號(hào)： | GT-96100A |
| 廠(chǎng)商： | Galileo Technology Services, LLC |
| 英文描述： | Advanced Communication Controller That Handles a Wide Range of Serial Communication Protocols,such as Ethernet,Fast Ethernet,and HDLC(通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)、快速以太網(wǎng)、HDLC）控制器) |
| 中文描述： | 先進(jìn)的通信控制器能夠處理的串行通信協(xié)議，范圍廣，如以太網(wǎng)，快速以太網(wǎng)，和HDLC（通信協(xié)議的高級(jí)通信協(xié)議（以太網(wǎng)，快速以太網(wǎng)，HDLC的）控制器） |
| 文件頁(yè)數(shù)： | 5/549頁(yè) |
| 文件大?。?/td> | 7321K |
| 代理商： | GT-96100A |
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GT-96100A Advanced Communication Controller
102
Revision 1.0
5.1.2.4
Multiplexing DAdr[12]
If any of the SDRAM banks is configured to 256Mbit, an additional DRAM address bit is required. If bit 24 is set
to 1, DAdr[12] is driven on DMAReq[3]* pin. If bit 24 is set to 0, it is driven on ADP[0] pin.
NOTE: If ECC is implemented in the system, ADP[0] cannot be used as DAdr[12]. To use DAdr[12], program
bit 24 to 1 and use DMAReq[3]* as DAdr[12].
5.1.3
Registered SDRAM Support
The GT-96100A SDRAM controller can be configured to interface registered SDRAM DIMMs.
Setting bit 23 to 1means the registered SDRAM is enabled and the SDRAM controller drives and samples
SDRAM signals accordingly. The SDRAM controller compensates the clock cycle needed for the DIMM sam-
ples SDRAM control signals. Only 64-bit registered SDRAMs are supported.
5.1.4
SDRAM Operation Mode Register (0x474)
The SDRAM Operation Mode Register is a 3-bit register used to execute commands other than standard memory
reads and writes to the SDRAM. These operations include:
Normal SDRAM Mode (0x0)
NOP Commands (0x1)
Precharge All Banks (0x2)
Writing to the SDRAM Mode Register (0x3)
Force a Refresh Cycle (0x4)
In order to execute one of the above commands on the SDRAM, the following procedure must occur:
1. SDRAM Operation Mode Register must be written the corresponding value. Either the CPU or a PCI
device can master this transaction.
2. This write must be followed by a dummy word (32-bit) write to the corresponding SDRAM.
3. To complete the command, the SDRAM Operation Mode Register must be written 0x0 to place it back
into Normal SDRAM Mode.
5.1.4.1
Normal SDRAM Mode
The SDRAM Operation Mode Register must be written 0x0 to enable normal reading and writing to the
SDRAM.
5.1.4.2
NOP Commands
The NOP command is used to perform a NOP to an SDRAM which is selected by the SDRAM Chip Select
(SCS[3:0]*). This prevents unwanted commands from being registered during idle or wait states.
5.1.4.3
Precharge All Banks
The Precharge Bank command is used to deactivate the open row in a particular bank or the open row in both
banks.
Once a bank has been precharged, it is in the idle state and must be activated prior to any read or write commands
being issued to that bank.
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