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參數(shù)資料
| 型號(hào)： | GS8161Z18DT-200T |
| 廠(chǎng)商： | GSI TECHNOLOGY |
| 元件分類(lèi)： | SRAM |
| 英文描述： | 1M X 18 ZBT SRAM, 6.5 ns, PQFP100 |
| 封裝： | ROHS COMPLIANT, TQFP-100 |
| 文件頁(yè)數(shù)： | 24/38頁(yè) |
| 文件大?。?/td> | 283K |
| 代理商： | GS8161Z18DT-200T |
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GS8161Z18D(GT/D)/GS8161Z32D(D)/GS8161Z36D(GT/D)
Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.
Rev: 1.00 6/2011
30/38
2011, GSI Technology
Preliminary
JTAG Port Recommended Operating Conditions and DC Characteristics (2.5/3.3 V Version)
Parameter
Symbol
Min.
Max.
Unit Notes
2.5 V Test Port Input High Voltage
VIHJ2
0.6 * VDD2
VDD2 +0.3
V1
2.5 V Test Port Input Low Voltage
VILJ2
–0.3
0.3 * VDD2
V1
3.3 V Test Port Input High Voltage
VIHJ3
2.0
VDD3 +0.3
V1
3.3 V Test Port Input Low Voltage
VILJ3
–
0.3
0.8
V
1
TMS, TCK and TDI Input Leakage Current
IINHJ
–
300
1
uA
2
TMS, TCK and TDI Input Leakage Current
IINLJ
–
1
100
uA
3
TDO Output Leakage Current
IOLJ
–
11
uA
4
Test Port Output High Voltage
VOHJ
1.7
—
V5, 6
Test Port Output Low Voltage
VOLJ
—
0.4
V
5, 7
Test Port Output CMOS High
VOHJC
VDDQ – 100 mV
—
V5, 8
Test Port Output CMOS Low
VOLJC
—
100 mV
V
5, 9
Notes:
1. Input Under/overshoot voltage must be –2 V < Vi < VDDn +2 V not to exceed 4.6 V maximum, with a pulse width not to exceed 20% tTKC.
2. VILJ VIN VDDn
3. 0 V
V
IN V
ILJn
4. Output Disable, VOUT = 0 to VDDn
5. The TDO output driver is served by the VDDQ supply.
6. IOHJ = –4 mA
7. IOLJ = + 4 mA
8. IOHJC = –100 uA
9. IOLJC = +100 uA
Notes:
1. Include scope and jig capacitance.
2. Test conditions as shown unless otherwise noted.
JTAG Port AC Test Conditions
Parameter
Conditions
Input high level
VDD – 0.2 V
Input low level
0.2 V
Input slew rate
1 V/ns
Input reference level
VDDQ/2
Output reference level
VDDQ/2
DQ
VDDQ/2
50
30pF*
JTAG Port AC Test Load
* Distributed Test Jig Capacitance
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