/FIFO IC <" />
參數(shù)資料
型號(hào)： FT2232D-REEL
廠商： FTDI, Future Technology Devices International Ltd
文件頁(yè)數(shù)： 48/61頁(yè)
文件大?。?/td> 0K
描述： IC USB FS DUAL UART/FIFO 48-LQFP
產(chǎn)品培訓(xùn)模塊： USB Introduction
標(biāo)準(zhǔn)包裝： 1
系列： USBmadeEZ-FIFO，F(xiàn)T-X，X-Chip
特點(diǎn)： USB 至 UART 和（或）FIFO、SPI、I2C、JTAG
通道數(shù)： 2，DUART
FIFO's： 384 字節(jié)
規(guī)程： RS232，RS422，RS485
電源電壓： 4.35 V ~ 5.25 V
帶并行端口： 是
帶自動(dòng)流量控制功能： 是
帶調(diào)制解調(diào)器控制功能： 是
帶CMOS： 是
安裝類(lèi)型： 表面貼裝
封裝/外殼： 48-LQFP
供應(yīng)商設(shè)備封裝： 48-LQFP
包裝： 標(biāo)準(zhǔn)包裝
產(chǎn)品目錄頁(yè)面： 634 (CN2011-ZH PDF)
配用： 768-1030-ND - MOD USB HS FT2232H EVAL
813-1009-ND - MODULE USB-TO-FPGA TOOL W/MANUAL
813-1001-ND - MODULE USB ADAPTR FOR FT2232D LP
813-1000-ND - MODULE USB ADAPTER FOR FT2232D
其它名稱(chēng)： 768-1010-6
Copyright 2010 Future Technology Devices International Limited
52
Document No.: FT_000173
FT2232D DUAL USB TO SERIAL UART
/FIFO IC Datasheet
Version 2.05
Clearance No.: FTDI# 127
8.8 CPU FIFO Interface Mode Signal Descriptions and Configuration
Examples
CPU-style FIFO interface mode is designed to allow a CPU to interface to USB via the FT2232D. This mode
is enabled in the external EEPROM. The interface is achieved using a chip select bit (CS#) and address bit
(A0).
When either Channel A or Channel B are in CPU FIFO Interface mode the IO signal lines are configured as
follows:-
Pin#
Signal
Type
Description
Channel A
Channel B
24
40
D0
I/O
FIFO Data Bus Bit 0
23
39
D1
I/O
FIFO Data Bus Bit 1
22
38
D2
I/O
FIFO Data Bus Bit 2
21
37
D3
I/O
FIFO Data Bus Bit 3
20
36
D4
I/O
FIFO Data Bus Bit 4
19
35
D5
I/O
FIFO Data Bus Bit 5
17
33
D6
I/O
FIFO Data Bus Bit 6
16
32
D7
I/O
FIFO Data Bus Bit 7
Table 8.16 FIFO Data Bus Group **Note 20
Pin#
Signal
Type
Description
Channel A
Channel B
15
30
CS#
INPUT
Chip Select Bit ** Note 20
13
29
A0
INPUT
Address Bit ** Note 20
12
28
RD#
INPUT
Negative read input ** Note 20
11
27
WR#
INPUT
Negative write input ** Note 20
Table 8.17 FIFO Control Interface Group
**Note 20: In Input Mode, these pins are pulled to VCCIO via internal 200K resistors. These can be
programmed to gently pull low during USB suspend ( PWREN# = “1” ) by setting this option in the
EEPROM
CS#
A0
RD#
WR#
1
X
0
Read Data Pipe
Write Data Pipe
0
1
Read Status
Send Immediate **Note 21
Table 8.18 Chip Select bit and Address bit truth table
Key: X = Not Used; 1 = Signal off; 0 = Signal off
**Note 21: Has to be clocked by USB clock
Data Bit
Data
Status
bit 0
1
Data Available (=RXF)
bit 1
1
Space Available (=TXE)
bit 2
1
Suspend
bit 3
1
Configured
bit 4 **Note 22
X
bit 5 **Note 22
X
bit 6 **Note 22
X
bit 7 **Note 22
X
Table 8.19 Status Data bits
Key: X = Not Used; 1 = Signal off; 0 = Signal off
**Note 22: bits 4 to 7 will have arbitrary values when the status is read.
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PDF描述
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