AVDD = 12 V (± 10%) to 5" />
參數(shù)資料
型號(hào)： EVAL-CN0204-SDPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 30/32頁(yè)
文件大?。?/td> 0K
描述： BOARD CFTL AD5662 AD5751
設(shè)計(jì)資源： CN-0204 CFTL Eval/Design Support
標(biāo)準(zhǔn)包裝： 1
系列： Circuits from the Lab™
主要目的： 參考設(shè)計(jì)，模擬輸出模塊
嵌入式： 否
已用 IC / 零件： AD5662，AD5751，ADuM1301，ADuM5401
主要屬性： 隔離
已供物品： 板
Data Sheet
AD5751
Rev. B | Page 7 of 32
TIMING CHARACTERISTICS
AVDD = 12 V (± 10%) to 55 V (maximum), DVCC = 2.7 V to 5.5 V, GND = 0 V. VOUT: RLOAD = 2 kΩ (5 kΩ for 0 V to 40 V range),
CL = 200 pF, IOUT: RLOAD = 300 Ω. All specifications TMIN to TMAX, unless otherwise noted.
Table 3.
Parameter1, 2
Limit at TMIN, TMAX
Unit
Description
t1
20
ns min
SCLK cycle time
t2
8
ns min
SCLK high time
t3
8
ns min
SCLK low time
t4
5
ns min
SYNC falling edge to SCLK falling edge setup time
t5
10
ns min
16th SCLK falling edge to SYNC rising edge (on 24th SCLK falling edge if using PEC)
t6
5
ns min
Minimum SYNC high time (write mode)
t7
5
ns min
Data setup time
t8
5
ns min
Data hold time
t9, t10
1.5
μs max
CLEAR pulse low/high activation time
t11
5
ns min
Minimum SYNC high time (read mode)
t12
40
ns max
SCLK rising edge to SDO valid (SDO CL = 15 pF)
t13
10
ns min
RESET pulse low time
1 Guaranteed by characterization, but not production tested.
2 All input signals are specified with tR = tF = 5 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
Timing Diagrams
D15
12
16
D0
t1
t2
t5
t8
t7
t3
SCLK
SYNC
SDIN
CLEAR
VOUT
t10
t9
t13
RESET
t4
t6
07269
-00
3
Figure 2. Write Mode Timing Diagram
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