tSL SCLOCK Low " />
參數(shù)資料
型號(hào)： EVAL-ADUC831QSZ
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 71/76頁(yè)
文件大?。?/td> 0K
描述： KIT DEV FOR ADUC831 QUICK START
產(chǎn)品培訓(xùn)模塊： Process Control
標(biāo)準(zhǔn)包裝： 1
系列： QuickStart™ 套件
類(lèi)型： MCU
適用于相關(guān)產(chǎn)品： ADuC831
所含物品： 評(píng)估板、電源、纜線(xiàn)、軟件和說(shuō)明文檔
產(chǎn)品目錄頁(yè)面： 739 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： ADUC831BCPZ-ND - IC MCU 62K FLASH ADC/DAC 56LFCSP
ADUC831BCPZ-REEL-ND - IC MCU 62K FLASH ADC/DAC 56LFCSP
ADUC831BSZ-REEL-ND - IC MCU 62K FLASH ADC/DAC 52MQFP
ADUC831BSZ-ND - IC ADC/DAC 12BIT W/MCU 52-MQFP
其它名稱(chēng)： EVAL-ADUC831QS
EVAL-ADUC831QS-ND
REV. 0
ADuC831
–73–
Parameter
Min
Typ
Max
Unit
Figure
SPI MASTER MODE TIMING (CPHA = 0)
tSL
SCLOCK Low Pulsewidth
330
ns
76
tSH
SCLOCK High Pulsewidth
330
ns
76
tDAV
Data Output Valid after SCLOCK Edge
50
ns
76
tDOSU
Data Output Setup before SCLOCK Edge
150
ns
76
tDSU
Data Input Setup Time before SCLOCK Edge
100
ns
76
tDHD
Data Input Hold Time after SCLOCK Edge
100
ns
76
tDF
Data Output Fall Time
10
25
ns
76
tDR
Data Output Rise Time
10
25
ns
76
tSR
SCLOCK Rise Time
10
25
ns
76
tSF
SCLOCK Fall Time
10
25
ns
76
SCLOCK
(CPOL = 0)
t
DSU
SCLOCK
(CPOL = 1)
MOSI
MISO
MSB
LSB
LSB IN
BITS 6–1
t
DHD
t
DR
t
DAV
t
DF
t
DOSU
t
SH
t
SL
t
SR
t
SF
MSB IN
Figure 76. SPI Master Mode Timing (CPHA = 0)
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PDF描述
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