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參數(shù)資料
| 型號： | EPM7032B |
| 廠商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family(MAX7000B可編程邏輯系列器件) |
| 中文描述： | 可編程邏輯器件系列（MAX7000B可編程邏輯系列器件） |
| 文件頁數(shù)： | 36/125頁 |
| 文件大?。?/td> | 1053K |
| 代理商： | EPM7032B |
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36
Altera Corporation
MAX 7000B Programmable Logic Device Family Data Sheet
Preliminary Information
Table 21. EPM7064B Internal Timing Parameters
Notes (1)
,
(2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-3
-5
-7
Min
Max
Min
Max
Min
Max
t
IN
t
IO
t
FIN
t
FIND
Input pad and buffer delay
0.5
0.5
0.3
1.5
0.7
0.7
0.5
1.5
1.1
1.1
0.6
1.5
ns
ns
ns
ns
I/O input pad and buffer delay
Fast input delay
Programmable delay adder for
fast input
t
SEXP
t
PEXP
t
LAD
t
LAC
t
IOE
t
OD1
Shared expander delay
1.5
0.3
1.2
0.5
0.0
0.6
2.0
0.4
1.7
0.7
0.0
0.9
3.0
0.7
2.5
1.0
0.0
1.3
ns
ns
ns
ns
ns
ns
Parallel expander delay
Logic array delay
Logic control array delay
Internal output enable delay
Output buffer and pad delay
slow slew rate = off
V
CCIO
= 3.3 V
Output buffer and pad delay
slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer enable delay
slow slew rate = off
V
CCIO
= 3.3 V
Output buffer enable delay
slow slew rate = on
V
CCIO
= 2.5 V or 3.3 V
Output buffer disable delay
C1 = 35 pF
t
OD3
C1 = 35 pF
5.6
5.9
6.3
ns
t
ZX1
C1 = 35 pF
4.0
4.0
4.0
ns
t
ZX3
C1 = 35 pF
9.0
9.0
9.0
ns
t
XZ
t
SU
t
H
t
FSU
t
FH
t
RD
t
COMB
t
IC
t
EN
t
GLOB
t
PRE
t
CLR
t
PIA
t
LPA
C1 = 5 pF
4.0
4.0
4.0
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Register setup time
1.0
0.5
1.0
1.5
1.5
0.6
1.0
1.5
2.0
1.0
1.5
1.5
Register hold time
Register setup time of fast input
Register hold time of fast input
Register delay
0.6
0.4
0.5
0.5
0.3
1.0
0.6
0.8
3.5
0.8
0.6
0.7
0.7
0.5
1.3
0.9
1.1
4.0
1.2
0.9
1.0
1.0
0.6
2.0
1.3
1.7
4.0
Combinatorial delay
Array clock delay
Register enable time
Global control delay
Register preset time
Register clear time
PIA delay
(3)
Low-power adder
(7)
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PDF描述 |
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