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參數(shù)資料
| 型號： | EP1S80F1508I7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 215/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S80F1508I7ES |
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Altera Corporation
July 2005
4–35
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
Table 4–54
shows the external I/O timing parameters when using global
clock networks.
t
XZPLL
Synchronous IOE output enable register to output pin disable delay
using regional clock fed by Enhanced PLL with default phase setting
t
ZXPLL
Synchronous IOE output enable register to output pin enable delay
using regional clock fed by Enhanced PLL with default phase setting
Notes to
Table 4–53
:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–54. Stratix Global Clock External I/O Timing Parameters
Notes (1)
,
(2)
Symbol
Parameter
t
INSU
Setup time for input or bidirectional pin using IOE input register with
global clock fed by
CLK
pin
t
INH
Hold time for input or bidirectional pin using IOE input register with
global clock fed by
CLK
pin
t
OUTCO
Clock-to-output delay output or bidirectional pin using IOE output
register with global clock fed by
CLK
pin
t
INSUPLL
Setup time for input or bidirectional pin using IOE input register with
global clock fed by Enhanced PLL with default phase setting
t
INHPLL
Hold time for input or bidirectional pin using IOE input register with
global clock fed by Enhanced PLL with default phase setting
t
OUTCOPLL
Clock-to-output delay output or bidirectional pin using IOE output
register with global clock Enhanced PLL with default phase setting
t
XZPLL
Synchronous IOE output enable register to output pin disable delay
using global clock fed by Enhanced PLL with default phase setting
t
ZXPLL
Synchronous IOE output enable register to output pin enable delay
using global clock fed by Enhanced PLL with default phase setting
Notes to
Table 4–54
:
(1)
These timing parameters are sample-tested only.
(2)
These timing parameters are for column and row IOE pins. You should use the
Quartus II software to verify the external timing for any pin.
Table 4–53. Stratix Regional Clock External I/O Timing Parameters (Part 2
of 2)
Notes (1)
,
(2)
Symbol
Parameter
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S25F1508I7ES | Stratix Device Family Data Sheet |
| EP1S30F1508I7ES | Stratix Device Family Data Sheet |
| EP1S40F1508I7ES | Stratix Device Family Data Sheet |
| EP1S80B956 | Stratix Device Family Data Sheet |
| EP1S20B1508C5ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S80F1508I7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S-B3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:AUTOMOTIVE RELAYS LOW SOUND PRESSURE |
| EP1S-B3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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