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參數(shù)資料
| 型號： | EP1S80F1508I7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 141/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S80F1508I7ES |
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Altera Corporation
July 2005
2–117
Stratix Device Handbook, Volume 1
Stratix Architecture
In addition to six I/O registers and one input latch in the IOE for
interfacing to these high-speed memory interfaces, Stratix devices also
have dedicated circuitry for interfacing with DDR SDRAM. In every
Stratix device, the I/O banks at the top (I/O banks 3 and 4) and bottom
(I/O banks 7 and 8) of the device support DDR SDRAM up to 200 MHz.
These pins support DQS signals with DQ bus modes of ×8, ×16, or ×32.
Table 2–27
shows the number of DQ and DQS buses that are supported
per device.
Table 2–26. External RAM Support in EP1S60 & EP1S80 Devices
DDR Memory Type
I/O Standard
Maximum Clock Rate (MHz)
-5 Speed Grade
-6 Speed Grade
-7 Speed Grade
DDR SDRAM
(1)
,
(2)
SSTL-2
167
167
133
DDR SDRAM - side banks
(2)
,
(3)
SSTL-2
150
133
133
QDR SRAM
(4)
1.5-V HSTL
133
133
133
QDRII SRAM
(4)
1.5-V HSTL
167
167
133
ZBT SRAM
(5)
LVTTL
200
200
167
Notes to
Table 2–26
:
(1)
These maximum clock rates apply if the Stratix device uses DQS phase-shift circuitry to interface with DDR
SDRAM. DQS phase-shift circuitry is only available in the top and bottom I/O banks (I/O banks 3, 4, 7, and 8).
(2)
For more information on DDR SDRAM, see
AN 342: Interfacing DDR SDRAM with Stratix & Stratix GX Devices.
(3)
DDR SDRAM is supported on the Stratix device side I/O banks (I/O banks 1, 2, 5, and 6) without dedicated DQS
phase-shift circuitry. The read DQS signal is ignored in this mode. Numbers are preliminary.
(4)
For more information on QDR or QDRII SRAM, see
AN 349:
Q
DR SRAM Controller Reference Design for Stratix &
Stratix GX Devices
.
(5)
For more information on ZBT SRAM, see
AN 329: ZBT SRAM Controller Reference Design for Stratix & Stratix GX
Devices
.
Table 2–27. DQS & DQ Bus Mode Support
(Part 1 of 2)
Note (1)
Device
Package
Number of ×8
Groups
Number of ×16
Groups
Number of ×32
Groups
EP1S10
672-pin BGA
672-pin FineLine BGA
12
(2)
0
0
484-pin FineLine BGA
780-pin FineLine BGA
16
(3)
0
4
EP1S20
484-pin FineLine BGA
18
(4)
7
(5)
4
672-pin BGA
672-pin FineLine BGA
16
(3)
7
(5)
4
780-pin FineLine BGA
20
7
(5)
4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S25F1508I7ES | Stratix Device Family Data Sheet |
| EP1S30F1508I7ES | Stratix Device Family Data Sheet |
| EP1S40F1508I7ES | Stratix Device Family Data Sheet |
| EP1S80B956 | Stratix Device Family Data Sheet |
| EP1S20B1508C5ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S80F1508I7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S-B3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:AUTOMOTIVE RELAYS LOW SOUND PRESSURE |
| EP1S-B3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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