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參數(shù)資料
| 型號： | EP1S80F1508I7ES |
| 廠商： | Altera Corporation |
| 英文描述： | Stratix Device Family Data Sheet |
| 中文描述： | Stratix系列器件數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 142/290頁 |
| 文件大?。?/td> | 3559K |
| 代理商： | EP1S80F1508I7ES |
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2–118
Stratix Device Handbook, Volume 1
Altera Corporation
July 2005
I/O Structure
A compensated delay element on each DQS pin automatically aligns
input DQS synchronization signals with the data window of their
corresponding DQ data signals. The DQS signals drive a local DQS bus in
the top and bottom I/O banks. This DQS bus is an additional resource to
the I/O clocks and is used to clock DQ input registers with the DQS
signal.
Two separate single phase-shifting reference circuits are located on the
top and bottom of the Stratix device. Each circuit is driven by a system
reference clock through the
CLK
pins that is the same frequency as the
DQS signal. Clock pins
CLK[15..12]p
feed the phase-shift circuitry on
the top of the device and clock pins
CLK[7..4]p
feed the phase-shift
circuitry on the bottom of the device. The phase-shifting reference circuit
on the top of the device controls the compensated delay elements for all
10 DQS pins located at the top of the device. The phase-shifting reference
circuit on the bottom of the device controls the compensated delay
elements for all 10 DQS pins located on the bottom of the device. All
10 delay elements (DQS signals) on either the top or bottom of the device
EP1S25
672-pin BGA
672-pin FineLine BGA
16
(3)
8
4
780-pin FineLine BGA
1,020-pin FineLine BGA
20
8
4
EP1S30
956-pin BGA
780-pin FineLine BGA
1,020-pin FineLine BGA
20
8
4
EP1S40
956-pin BGA
1,020-pin FineLine BGA
1,508-pin FineLine BGA
20
8
4
EP1S60
956-pin BGA
1,020-pin FineLine BGA
1,508-pin FineLine BGA
20
8
4
EP1S80
956-pin BGA
1,508-pin FineLine BGA
1,923-pin FineLine BGA
20
8
4
Notes to
Table 2–27
:
(1)
See the
Selectable I/O Standards in Stratix & Stratix GX Devices
chapter in the
Stratix Device Handbook, Volume 2
for V
REF
guidelines.
(2)
These packages have six groups in I/O banks 3 and 4 and six groups in I/O banks 7 and 8.
(3)
These packages have eight groups in I/O banks 3 and 4 and eight groups in I/O banks 7 and 8.
(4)
This package has nine groups in I/O banks 3 and 4 and nine groups in I/O banks 7 and 8.
(5)
These packages have three groups in I/O banks 3 and 4 and four groups in I/O banks 7 and 8.
Table 2–27. DQS & DQ Bus Mode Support
(Part 2 of 2)
Note (1)
Device
Package
Number of ×8
Groups
Number of ×16
Groups
Number of ×32
Groups
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EP1S25F1508I7ES | Stratix Device Family Data Sheet |
| EP1S30F1508I7ES | Stratix Device Family Data Sheet |
| EP1S40F1508I7ES | Stratix Device Family Data Sheet |
| EP1S80B956 | Stratix Device Family Data Sheet |
| EP1S20B1508C5ES | Stratix Device Family Data Sheet |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S80F1508I7N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 7904 LABs 1203 IO RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP1S-B3G1 | 制造商:NEC 制造商全稱:NEC 功能描述:AUTOMOTIVE RELAYS LOW SOUND PRESSURE |
| EP1S-B3G1T | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G1TT | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
| EP1S-B3G2 | 制造商:NEC 制造商全稱:NEC 功能描述:LOW SOUND PRESSURE |
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