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參數(shù)資料
| 型號： | DSP56366UM |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 24位音頻數(shù)字信號處理器 |
| 文件頁數(shù)： | 54/110頁 |
| 文件大?。?/td> | 1273K |
| 代理商： | DSP56366UM |
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DSP56366 Technical Data, Rev. 3.1
3-28
Freescale Semiconductor
169 CAS deassertion to RAS assertion
t
CRP
4.25
×
T
C
4.0
59.8
—
49.1
—
ns
170 CAS deassertion pulse width
t
CP
2.75
×
T
C
4.0
37.7
—
30.4
—
ns
171 Row address valid to RAS assertion
t
ASR
3.25
×
T
C
4.0
45.2
—
36.6
—
ns
172 RAS assertion to row address not valid
t
RAH
1.75
×
T
C
4.0
22.5
—
17.9
—
ns
173 Column address valid to CAS assertion
t
ASC
0.75
×
T
C
4.0
7.4
—
5.4
—
ns
174 CAS assertion to column address not valid
t
CAH
3.25
×
T
C
4.0
45.2
—
36.6
—
ns
175 RAS assertion to column address not valid
t
AR
5.75
×
T
C
4.0
83.1
—
67.9
—
ns
176 Column address valid to RAS deassertion
t
RAL
4
×
T
C
4.0
56.6
—
46.0
—
ns
177 WR deassertion to CAS assertion
t
RCS
2
×
T
C
3.8
26.5
—
21.2
—
ns
178 CAS deassertion to WR
5
assertion
t
RCH
1.25
×
T
C
3.7
15.2
—
11.9
—
ns
179 RAS deassertion to WR
5
assertion
t
RRH
0.25
×
T
C
3.7
0.25
×
T
C
3.0
0.1
—
—
—
—
0.1
—
—
ns
180 CAS assertion to WR deassertion
t
WCH
3
×
T
C
4.2
41.3
—
33.3
—
ns
181 RAS assertion to WR deassertion
t
WCR
5.5
×
T
C
4.2
79.1
—
64.6
—
ns
182 WR assertion pulse width
t
WP
8.5
×
T
C
4.5
124.3
—
101.8
—
ns
183 WR assertion to RAS deassertion
t
RWL
8.75
×
T
C
4.3
128.3
—
105.1
—
ns
184 WR assertion to CAS deassertion
t
CWL
7.75
×
T
C
4.3
113.1
—
92.6
—
ns
185 Data valid to CAS assertion (write)
t
DS
4.75
×
T
C
4.0
68.0
—
55.4
—
ns
186 CAS assertion to data not valid (write)
t
DH
3.25
×
T
C
4.0
45.2
—
36.6
—
ns
187 RAS assertion to data not valid (write)
t
DHR
5.75
×
T
C
4.0
83.1
—
67.9
—
ns
188 WR assertion to CAS assertion
t
WCS
5.5
×
T
C
4.3
79.0
—
64.5
—
ns
189 CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
18.7
—
14.8
—
ns
190 RAS deassertion to CAS assertion (refresh)
t
RPC
1.75
×
T
C
4.0
22.5
—
17.9
—
ns
191 RD assertion to RAS deassertion
t
ROH
8.5
×
T
C
4.0
124.8
—
102.3
—
ns
192 RD assertion to data valid
t
GA
7.5
×
T
C
7.5
7.5
×
T
C
6.5
—
—
106.1
—
—
—
—
87.3
ns
Table 3-14 DRAM Out-of-Page and Refresh Timings, Eight Wait States
1, 2
(continued)
No.
Characteristics
3
Symbol
Expression
4
66 MHz
80 MHz
Unit
Min
Max
Min
Max
相關(guān)PDF資料 |
PDF描述 |
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