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參數(shù)資料
| 型號： | DSP56311VL150R2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 49/96頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 24BIT 150MHZ 196-MAPBGA |
| 標準包裝： | 1 |
| 系列： | DSP56K/Symphony |
| 類型： | 定點 |
| 接口： | 主機接口，SSI，SCI |
| 時鐘速率： | 150MHz |
| 非易失內(nèi)存： | ROM（576 B） |
| 芯片上RAM： | 384kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | -40°C ~ 100°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 剪切帶 (CT) |
| 其它名稱： | DSP56311VL150R2CT |
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AC Electrical Characteristics
DSP56311 Technical Data, Rev. 8
Freescale Semiconductor
2-33
451
TXC rising edge to FST out (word-length) low
—
31.0
17.0
x ck
i ck
ns
452
TXC rising edge to data out enable from high impedance
—
31.0
17.0
x ck
i ck
ns
453
TXC rising edge to transmitter 0 drive enable assertion
—
34.0
20.0
x ck
i ck
ns
454
TXC rising edge to data out valid
35 + 0.5
× TC
—
38.4
21.0
x ck
i ck
ns
455
TXC rising edge to data out high impedance3
—
31.0
16.0
x ck
i ck
ns
456
TXC rising edge to transmitter 0 drive enable deassertion3
—
34.0
20.0
x ck
i ck
ns
457
FST input (bl, wr)
6 set-up time before TXC falling edge2
2.0
21.0
—
x ck
i ck
ns
458
FST input (wl)6 to data out enable from high impedance
—
27.0
—
ns
459
FST input (wl) to transmitter 0 drive enable assertion
—
31.0
—
ns
460
FST input (wl)6 set-up time before TXC falling edge
2.5
21.0
—
x ck
i ck
ns
461
FST input hold time after TXC falling edge
4.0
0.0
—
x ck
i ck
ns
462
Flag output valid after TXC rising edge
—
32.0
18.0
x ck
i ck
ns
Notes:
1.
For the internal clock, the external clock cycle is defined by the instruction cycle time (timing 7 in Table 2-5 on page 2-6) and
the ESSI Control Register.
2.
The word-length-relative frame sync signal waveform operates the same way as the bit-length frame sync signal waveform,
but spreads from one serial clock before the first bit clock (same as the Bit Length Frame Sync signal) until the one before last
bit clock of the first word in the frame.
3.
Periodically sampled and not 100 percent tested
4.
VCCQH = 3.3 V ± 0.3 V, VCC = 1.8 V ± 0.1 V; TJ = –40°C to +100 °C, CL = 50 pF.
5.
TXC (SCK Pin) = transmit clock
RXC (SC0 or SCK pin) = receive clock
FST (SC2 pin) = transmit frame sync
FSR (SC1 or SC2 pin) receive frame sync
6.
i ck = Internal Clock; x ck = external clock
i ck a = internal clock, Asynchronous mode (asynchronous implies that TXC and RXC are two different clocks)
i ck s = internal clock, Synchronous mode (synchronous implies that TXC and RXC are the same clock)
bl = bit length
wl = word length
wr = word length relative
Table 2-16.
ESSI Timings (Continued)
No.
Characteristics4, 6
Symbol
Expression
150 MHz
Cond-
ition5
Unit
Min
Max
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PDF描述 |
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參數(shù)描述 |
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