參數(shù)資料
型號： DS3112+
廠商： Maxim Integrated Products
文件頁數(shù)： 49/133頁
文件大小： 0K
描述： IC MUX TEMPE T3/E3 256-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
控制器類型： 調(diào)幀器，多路復(fù)用器
接口： 并行/串行
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 150mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-PBGA（27x27）
包裝： 管件
產(chǎn)品目錄頁面： 1419 (CN2011-ZH PDF)
DS3112
22 of 133
Signal Name:
FRLOS
Signal Description:
T3/E3 Receive Framer Loss Of Signal
Signal Type:
Output
This signal will be forced high when the receive T3/E3 framer is in a Loss Of Signal (LOS) state. It will
remain high as long as the LOS state persists and will return low when the framer exits the LOS state. See
Section 5.3 for details on the set and clear criteria for this signal. LOS status is also available via a
software bit in the T3/E3 Status Register (Section 5.3).
Signal Name:
FRLOF
Signal Description:
T3/E3 Receive Framer Loss Of Frame
Signal Type:
Output
This signal will be forced high when the receive T3/E3 framer is in a Loss Of Frame (LOF) state. It will
remain high as long as the LOF state persists and will return low when the framer synchronizes. See
Section 5.3 for details on the set and clear criteria for this signal. LOF status is also available via a
software bit in the T3/E3 Status Register (Section 5.3).
Figure 2-1. T3/E3 Receive Framer Timing
FRCLK
Normal Mode
FRD
(see note)
T3: X1
E3: Bit 1 of FAS
Last Bit of
the Frame
FRCLK
Inverted Mode
FRDEN
Data Enable Mode for T3
(see note)
FRDEN
Data Enable Mode for E3
(see note)
FRDEN
Gapped Clock Mode for T3
(see note)
FRDEN
Gapped Clock Mode for E3
(see note)
FRSOF
(see note)
NOTE: FRD, FRDEN, AND FRSOF CAN BE INVERTED VIA MASTER CONTROL REGISTER 3.
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PDF描述
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參數(shù)描述
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