(VDD
參數(shù)資料
型號： DS3112+
廠商： Maxim Integrated Products
文件頁數(shù)： 16/133頁
文件大?。?/td> 0K
描述： IC MUX TEMPE T3/E3 256-BGA
產(chǎn)品培訓(xùn)模塊： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
標(biāo)準(zhǔn)包裝： 40
控制器類型： 調(diào)幀器，多路復(fù)用器
接口： 并行/串行
電源電壓： 3.135 V ~ 3.465 V
電流 - 電源： 150mA
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-PBGA（27x27）
包裝： 管件
產(chǎn)品目錄頁面： 1419 (CN2011-ZH PDF)
DS3112
112 of 133
Table 13-2. AC Characteristics—High-Speed (T3 and E3) Ports
(VDD = 3.3V ±5%, TA = 0°C to +70°C for DS3112; TA = -40°C to +85°C for DS3112N.)
(See
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
NOTES
22.4
ns
1, 3
HRCLK/HTCLK Clock Period
t1
29.1
ns
2, 3
HRCLK Clock Low Time
t2
9
ns
HRCLK Clock High Time
t3
9
ns
HRPOS/HRNEG Setup Time to the
Rising Edge or Falling Edge of
HRCLK
t4
3
ns
HRPOS/HRNEG Hold Time from the
Rising Edge or Falling Edge of
HRCLK
t5
3
ns
Delay from the Rising Edge or
Falling Edge of HTCLK to Data
Valid on HTPOS/HTNEG
t6
3
10
ns
NOTES:
1) T3 mode.
2) E3 mode.
3) HTCLK is a buffered version of either FTCLK or HRCLK and, as such, the duty cycle of HTCLK is
determined by the source clock.
4) In normal mode, HRPOS and HRNEG are sampled on the rising edge of HRCLK and HTPOS and HTNEG are
updated on the rising edge of HTCLK.
5) In inverted mode, HRPOS and HRNEG are sampled on the falling edge of HRCLK and HTPOS and HTNEG
are updated on the falling edge of HTCLK.
Figure 13-2. High-Speed (T3 and E3) Port AC Timing Diagram
HRCLK / HTCLK
Normal Mode
HRPOS / HRNEG
HTPOS / HTNEG
t4
t5
t6
t1
t2
t3
HRCLK / HTCLK
Inverted Mode
ls_ac
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PDF描述
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