參數(shù)資料
型號(hào)： DS26303L-75
廠商： MAXIM INTEGRATED PRODUCTS INC
元件分類： 數(shù)字傳輸電路
英文描述： 3.3V, E1/T1/J1, Short-Haul, Octal Line Interface Unit
中文描述： DATACOM, PCM TRANSCEIVER, PQFP144
封裝： 20 X 20 MM, 1.40 MM HEIGHT, MS-026, LQFP-144
文件頁(yè)數(shù)： 44/97頁(yè)
文件大?。?/td> 966K
代理商： DS26303L-75
DS26303: 3.3V, T1/E1/J1, Short-Haul, Octal Line Interface Unit
44 of 97
Register Name:
Register Description:
Register Address:
Bit #
Name
Default
Bits 7 to 5: PLL Clock Select (PCLKS[2:0]).
These bits determine the RCLK that is to be used as the input to the
PLL. If an LOS is detected for the channel that RCLK is recovered from, the PLL switches to MCLK until the LOS is
cleared. When the LOS is cleared, RCLK is used again. See
Table 5-14.
for RCLK selection.
CCR
Clock Control Register
15h
7
6
5
4
3
2
1
0
PCLKS2
0
PCLKS1
0
PCLKS0
0
TECLKS
0
CLKA3
0
CLKA2
0
CLKA1
0
CLKA0
0
Table 5-14. PLL Clock Select
PCLKS2 TO
PCLKS0
PLL CLOCK
SELECTED
MC.
PCLKI = 1
RCLK1
RCLK2
RCLK3
RCLK4
RCLK5
RCLK6
RCLK7
RCLK8
000
001
010
011
100
101
110
111
Bit 4: T1/E1 Clock Select (TECLKS).
When this bit is set the T1/E1 clock output is 2.048MHz. When this bit is
reset the T1/E1 clock rate is 1.544MHz.
Bits 3 to 0: Clock A Select (CLKA[3:0]).
These bits select the output frequency for CLKA pin. See
Table 5-15.
for
available frequencies.
Table 5-15. Clock A Select
CLKA3 TO CLKA0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
MCLK (Hz)
2.048M
4.096M
8.192M
16.384M
1.544M
3.088M
6.176M
12.352M
1.536M
3.072M
6.144M
12.288M
32k
64k
128k
256k
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PDF描述
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