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參數(shù)資料
| 型號： | D950-CORE |
| 廠商： | 意法半導(dǎo)體 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 16-Bit Fixed Point Digital Signal Processor DSP Core |
| 中文描述： | 16位定點(diǎn)數(shù)字信號處理器DSP核 |
| 文件頁數(shù)： | 75/89頁 |
| 文件大?。?/td> | 560K |
| 代理商： | D950-CORE |
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D950-Core
The process is repeated over a range of four interrupt requests and the four previous current
priority levels are displayed as SPL1, SPL2, SPL3 and SPL4. If less than four interrupts are
pushed onto the stack, the unused Stack Priority Level words are reset to ‘000’.
At the end of the interrupt routine, the priority levels are popped from the stack.
If the SPLi values are directly written, the register content is not more significant but the
interrupt routine procedure is not affected. The only way to affect this is to reset the AS-DSP.
After reset, ICR default value is 0x000B.
SPL4:
3-bit 4th stacked priority level
SPL3:
3-bit 3rd stacked priority level
SPL2:
3-bit 2nd stacked priority level
SPL1:
3-bit 1st stacked priority level
ES:
Empty Stack flag
0: Stack is used
1: Stack is not used (def.)
CPL:
Current Priority level (-1, 0, 1, 2 or 3) (def. 011)
Note:After reset, no interrupt request from interrupt controller is acknowledged.
‘-’ means RESERVED (read: 0, write: don't care)
Figure 7.4
ICR and ISPR Operation
15 - 14 - 13
SPL4
12 - 11 - 10
SPL3
9 - 8 - 7
SPL2
6 - 5 - 4
SPL1
3
2 - 1 - 0
CPL
ES
INTERRUPT LEVEL 2
PROGRAM
PROGRAM
IT2
PROGRAM
IT3
IT2
IT3
INTERRUPT LEVEL 3
X
X
X
X
1
-1
SPL4 SPL3 SPL2 SPL1 ES CPL
X
X
X
-1
0
2
SPL4 SPL3 SPL2 SPL1 ES CPL
X
X
-1
2
0
3
0
1
2
ISP
ISP
ISP
ICR
ISPR
VR02020D
8
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PDF描述 |
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參數(shù)描述 |
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