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參數(shù)資料
| 型號： | CY7C43646AV |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 3.3V 1K 4K 16K x 36 x 18 x 2 Tri Bus FIFO |
| 中文描述： | 3.3每1000 4K的16K的× 36 × 18 × 2三總線先進(jìn)先出 |
| 文件頁數(shù)： | 27/40頁 |
| 文件大小： | 644K |
| 代理商： | CY7C43646AV |
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CY7C43646AV
CY7C43666AV
CY7C43686AV
Document #: 38-06026 Rev. *C
Page 27 of 40
Notes:
42. If Port B size is word or byte, EFB is set LOW by the last word or byte Read from FIFO1, respectively.
43. t
is the minimum time between a rising CLKA edge and a rising CLKB edge for EFB to transition HIGH in the next CLKB cycle. If the time between the
rising CLKA edge and rising CLKB edge is less than t
SKEW1
, then the transition of EFB HIGH may occur one CLKB cycle later than shown.
Switching Waveforms
(continued)
t
CLKH
t
CLKL
t
ENS
t
ENH
t
ENS
t
ENH
t
A
t
DS
W1
LOW
t
DH
HIGH
HIGH
FIFO1 Empty
LOW
LOW
W1
t
ENS
t
ENH
t
REF
t
REF
t
CLKH
t
CLKL
t
CLK
t
CLK
t
SKEW1
[43]
CLKA
CSA
W/RA
MBA
ENA
FFA/IRA
A
0
–
35
CLKB
EFB/ORB
CSB
MBB
RENB
B
0
–
17
EFB Flag Timing and First Data Read Fall Through when FIFO1 is
Empty (CY Standard Mode)
[42]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C1360B-225AC | 9-Mbit (256K x 36/512K x 18) Pipelined SRAM |
| CY7C1360B-225BGC | 9-Mbit (256K x 36/512K x 18) Pipelined SRAM |
| CY7C024AV-20AC | 3.3V 4K/8K/16K x 16/18 Dual-Port Static RAM |
| CY7C024AV-25AC | 3.3V 4K/8K/16K x 16/18 Dual-Port Static RAM |
| CY7C1360B-225AJI | 9-Mbit (256K x 36/512K x 18) Pipelined SRAM |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY7C43663-15AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43664-7AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43682-15AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43683-10AI | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43683AV-15AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 16K x 36 128-Pin TQFP 制造商:Rochester Electronics LLC 功能描述:3.3V SYNC FIFO W/BUS MATCHING 16K X36 (NOT IDT COMPAT) - Bulk |
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