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參數(shù)資料
| 型號： | CY7C43644AV |
| 廠商： | Cypress Semiconductor Corp. |
| 英文描述： | 3.3V 1Kx36 x2 Bidirectional Synchronous FIFO w/ Bus Matching(3.3V 1K x36 x2 雙向同步先進先出帶總線匹配) |
| 中文描述： | 3.3 1Kx36 x2雙向同步FIFO瓦特/總線匹配（3.3每1000 x36 x2雙向同步先進先出帶總線匹配） |
| 文件頁數(shù)： | 21/38頁 |
| 文件大?。?/td> | 581K |
| 代理商： | CY7C43644AV |
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CY7C43644AV
CY7C43664AV/CY7C43684AV
21
PRELIMINARY
Note:
32. t
is the minimum time between a rising CLKB edge and a rising CLKA edge for FFA to transition HIGH in the next CLKA cycle. If the time between the
rising CLKB edge and rising CLKA edge is less than t
SKEW1
, then the transition of FFA HIGH may occur one CLKA cycle later than shown.
Switching Waveforms
(continued)
t
CLKH
t
CLKL
t
ENS
t
ENH
t
A
LOW
HIGH
HIGH
FIFO1 Full
LOW
HIGH
t
ENS
t
ENH
t
WFF
t
WFF
t
CLKH
t
CLKL
t
CLK
t
CLK
t
SKEW1[32]
t
DH
t
DS
t
ENH
t
ENS
Previous Word in FIFO1 Output Register
Next Word From FIFO1
CLKB
CSB
W/RB
MBB
ENB
EFB/ORB
B
0
–
35
CLKA
FFA/IRA
CSA
W/RA
MBA
ENA
A
0
35
FFA Flag Timing and First Available Write when FIFO1 is Full (CY Standard Mode)
[28]
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CY7C43684AV | 3.3V 16K x36 x2 Bidirectional Synchronous FIFO w/ Bus Matching(3.3V 16K x36 x2 雙向同步先進先出帶總線匹配) |
| CY7C43666AV | 3.3V 4K x36/x18x2 Tri Bus FIFO(3.3V 4K x36/x18x2 三路總線先進先出) |
| CY7C43686AV | 3.3V 16K x36/x18x2 Tri Bus FIFO(3.3V 16K x36/x18x2 三路總線先進先出) |
| CY7C453 | 2Kx9 Cascadable Clocked FIFOs with Programmable Flags(帶可編程標(biāo)記的2Kx9可級聯(lián)定時的先進先出) |
| CY7C451 | 512x9 Cascadable Clocked FIFOs with Programmable Flags(帶可編程標(biāo)記的512x9可級聯(lián)定時的先進先出) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| CY7C43644AV-10AC | 制造商:Cypress Semiconductor 功能描述:FIFO Mem Sync Dual Depth/Width Bi-Dir 1K x 36 x 2 128-Pin TQFP |
| CY7C43663-15AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43664-7AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43682-15AC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| CY7C43683-10AI | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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