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參數(shù)資料
| 型號： | AS6C1008-55PCN |
| 廠商： | ALLIANCE MEMORY INC |
| 元件分類： | SRAM |
| 英文描述： | IC,AS6C1008-55PCN,DIP-32 LP SRAM,55NS,128K X 8,2.7-5.5V |
| 中文描述： | 128K X 8 STANDARD SRAM, 55 ns, PDIP32 |
| 封裝： | 0.600 INCH, ROHS COMPLIANT, PLASTIC, DIP-32 |
| 文件頁數(shù)： | 10/14頁 |
| 文件大小： | 2717K |
| 代理商： | AS6C1008-55PCN |
TIMING WAVEFORMS
READ CYCLE 1 (Address Controlled) (1,2)
Dout
Data Valid
tOH
tAA
Address
tRC
Previous Data Valid
READ CYCLE 2 (CE# and CE2 and OE# Controlled) (1,3,4,5)
Dout
Data Valid
tOH
OE#
High-Z
tCLZ
tOLZ
tOE
tCHZ
tOHZ
CE2
tACE
CE#
tAA
Address
tRC
Notes :
1.WE# is high for read cycle.
2.Device is continuously selected OE# = low, CE# = low., CE2 = high.
3.Address must be valid prior to or coincident with CE# = low, CE2 = high; otherwise tAA is the limiting parameter.
4.tCLZ, tOLZ, tCHZ and tOHZ are specified with CL = 5pF. Transition is measured ±500mV from steady state.
5.At any given temperature and voltage condition, tCHZ is less than tCLZ , tOHZ is less than tOLZ.
February 2007
128K X 8 BIT LOW POWER CMOS SRAM
AS6C1008
02/February/07, v 1.0
Alliance Memory Inc.
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相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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