參數(shù)資料
型號： AM79C976
廠商： Advanced Micro Devices, Inc.
英文描述： PCnet-PRO⑩ 10/100 Mbps PCI Ethernet Controller
中文描述： PCnet -專業(yè)⑩個10/100Mbps PCI以太網(wǎng)控制器
文件頁數(shù)： 303/309頁
文件大?。?/td> 2070K
代理商： AM79C976
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8/01/00
Am79C976
INDEX-4
P R E L I M I N A R Y
D
DATAMBIST
Memory Built-in Self-Test Access
Register . . . . . . . . . . . . . . . . . . . . . . . . . .145
DC Characteristics . . . . . . . . . . . . . . . . . . . .267
DELAYED_INT
Delayed Interrupts Register . . . . . . . . . . .147
Descriptor DMA Transfers . . . . . . . . . . . . . .52
Descriptor Management . . . . . . . . . . . . . . . .61
Descriptor Management Unit . . . . . . . . . . . .59
Descriptor Ring Read In Burst Mode . . . . . .54
Descriptor Ring Read In
Non-Burst Mode . . . . . . . . . . . . . . . . . . . . . .53
Descriptor Ring Write In
Burst Mode . . . . . . . . . . . . . . . . . . . . . . . . . .57
Descriptor Ring Write In
Non-Burst Mode . . . . . . . . . . . . . . . . . . . . . .56
Descriptor Rings . . . . . . . . . . . . . . . . . . . . . .61
Destination Address Handling . . . . . . . . . . . .67
Detailed Functions . . . . . . . . . . . . . . . . . . . . .33
Device Select . . . . . . . . . . . . . . . . . . . . . . . . .24
DEVSEL . . . . . . . . . . . . . . . . . . . . . . . . . . . .24
Digital and I/O Buffer Power (24 Pins) . . . . .31
Digital Ground (8 Pins) . . . . . . . . . . . . . . . . .31
Digital I/O (Non-PCI Pins) . . . . . . . . . . . . .267
Direct Access to the Interface . . . . . . . . . . . .98
Direct Flash Access . . . . . . . . . . . . . . . . . . . .94
Disconnect Of Burst Transfer . . . . . . . . . . . .38
Disconnect Of Slave Burst Transfer
- Host Inserts Wait States . . . . . . . . . . . . . . .39
Disconnect Of Slave Burst Transfer
- No Host Wait States . . . . . . . . . . . . . . . . . .38
Disconnect Of Slave Cycle When Busy . . . .38
Disconnect When Busy . . . . . . . . . . . . . . . . .37
Disconnect With Data Transfer . . . . . . . .45, 46
Disconnect Without Data Transfer . . . . .46, 47
DMA Burst Alignment . . . . . . . . . . . . . . . . .45
Double Word I/O Mode . . . . . . . . . . . . . . . .108
Dual-speed CSMA/CD . . . . . . . . . . . . . . . . . .2
E
EAR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
EECS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
EEDET Setting . . . . . . . . . . . . . . . . . . . . . .211
EEDI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
EEDO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
EEPROM Auto-Detection . . . . . . . . . . . . . . .98
EEPROM Chip Select . . . . . . . . . . . . . . . . . .28
EEPROM CRC Calculation . . . . . . . . . . . . .98
EEPROM Data In . . . . . . . . . . . . . . . . . . . . .28
EEPROM Data Out . . . . . . . . . . . . . . . . . . . .28
EEPROM Interface . . . . . . . . . . . . . . . . . . . .28
EEPROM programmable pin (PHY_RST) . . .3
EEPROM Read Functional Timing . . . . . . .274
EEPROM Serial Clock . . . . . . . . . . . . . . . . .28
EEPROM Timing . . . . . . . . . . . . . . . . . . . .274
EEPROM_ACC
EEPROM Access Register . . . . . . . . . . .147
EESK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
ERA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
ERADSP/CEN . . . . . . . . . . . . . . . . . . . . . . . .29
ERADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
ERCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
ERCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
ERD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
EROE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
Error Detection . . . . . . . . . . . . . . . . . . . . . . .67
ERWE/FLWE . . . . . . . . . . . . . . . . . . . . . . . .29
Expansion Bus Interface . . . . . . . . . . . . . . . .91
Expansion ROM - Boot Device Access . . . .92
Expansion ROM Bus Read Sequence . . . . . .93
Expansion ROM Output Enable . . . . . . . . . .29
Expansion ROM Transfers . . . . . . . . . . . . . .37
External Address Detection Interface. . . . 2, 30
External PHY - MII @ 2.5 MHz . . . . . . .281
External PHY - MII @ 25 MHz . . . . . . .281
Receive Frame Tagging . . . . . . . . . . . . . .91
External Address Detection Interface
(EADI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
External Address Reject . . . . . . . . . . . . . . . .30
External Clock Input . . . . . . . . . . . . . . . . . . .27
External Memory Address . . . . . . . . . . . . . . .28
External Memory Address Advance . . . . . . .29
External Memory Address Strobe . . . . . . . . .29
External Memory Clock . . . . . . . . . . . . . . . .29
External Memory Data . . . . . . . . . . . . . . . . .29
External Memory Interface . . . . . . . . . . . . . .28
External Memory Write Enable . . . . . . . . . .29
External SSRAM Chip Enable . . . . . . . . . . .29
External SSRAM Output Enable . . . . . . . . . .29
F
FIFO Burst Write At End Of Unaligned
Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59
FIFO Burst Write At Start Of Unaligned
Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58
FIFO DMA Transfers . . . . . . . . . . . . . . . . . .57
FLA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
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