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參數(shù)資料
| 型號(hào)： | ADV7391BCPZ-REEL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 36/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VIDEO ENCODER SD/HD 32-LFCSP |
| 產(chǎn)品變化通告： | ADV734x, ADV739x Feature Improvement |
| 標(biāo)準(zhǔn)包裝： | 5,000 |
| 類型： | 視頻編碼器 |
| 應(yīng)用： | 機(jī)頂盒，視頻播放器，顯示器 |
| 電壓 - 電源，模擬： | 2.6 V ~ 3.46 V |
| 電壓 - 電源，數(shù)字： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 帶卷 (TR) |
| 配用： | EVAL-ADV7391EBZ-ND - BOARD EVAL FOR ADV7391 ENCODER |
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Data Sheet
ADV7390/ADV7391/ADV7392/ADV7393
Rev. G | Page 33 of 108
Table 22. Register 0x34 to Register 0x38
SR7 to
Reset
SR0
Register
Bit Description
7
6
5
4
3
2
1
0
Register Setting
Value
0x34
ED/HD Mode
Register 5
ED/HD timing reset
0
Internal ED/HD timing counters enabled.
0x48
1
Resets the internal ED/HD timing counters.
0
HSYNC output control (see Table 55).
1
ED/HD VSYNC control2
0
VSYNC output control (see Table 56).
1
Reserved
1
0
ED Macrovision disabled.
1
ED Macrovision enabled.
Reserved
0
0 must be written to this bit.
ED/HD VSYNC input/field
input
0
0 = Field input.
1
1 = VSYNC input.
ED/HD horizontal/vertical
0
Update field/line counter.
1
Field/line counter free running.
0x35
ED/HD Mode
Register 6
Reserved
0
0x00
Reserved
0
ED/HD sync on PrPb
0
Disabled.
1
Enabled.
ED/HD color DAC swap
0
DAC 2 = Pb, DAC 3 = Pr
1
DAC 2 = Pr, DAC 3 = Pb.
ED/HD gamma correction
curve select
0
Gamma Correction Curve A.
1
Gamma Correction Curve B.
ED/HD gamma correction
enable
0
Disabled.
1
Enabled.
ED/HD adaptive filter
mode
0
Mode A.
1
Mode B.
ED/HD adaptive filter
enable
0
Disabled.
1
Enabled.
0x36
ED/HD Test Pattern Y level
x
Y level value.
0xA0
0x37
ED/HD Cr level5
ED/HD Test Pattern Cr level
x
Cr level value.
0x80
0x38
ED/HD Cb level5
ED/HD Test Pattern Cb level
x
Cb level value.
0x80
1 x = Logic 0 or Logic 1.
2 Used in conjunction with ED/HD sync output enable in Subaddress 0x02, Bit 7 = 1.
3 Applies to the ADV7390 and ADV7392 only.
4 When set to 0, the horizontal/vertical counters automatically wrap around at the end of the line/field/frame of the selected standard. When set to 1, the
horizontal/vertical counters are free running and wrap around when external sync signals indicate to do so.
5 For use with ED/HD internal test patterns only (Subaddress 0x31, Bit 2 = 1).
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MK10DN512ZVLL10R | IC ARM CORTEX MCU 512KB 100LQFP |
| AD725ARZ-RL | IC ENCODER RGB TO NTSC 16-SOIC |
| VI-BT3-IW-B1 | CONVERTER MOD DC/DC 24V 100W |
| VI-B5X-IX-B1 | CONVERTER MOD DC/DC 5.2V 75W |
| VI-B5V-IX-B1 | CONVERTER MOD DC/DC 5.8V 75W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADV7391EBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| ADV7391WBCPZ | 制造商:Analog Devices 功能描述: |
| ADV7391WBCPZ-RL | 制造商:Analog Devices 功能描述: |
| ADV7392 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| ADV7392BCPZ | 制造商:Analog Devices 功能描述: |
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