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參數(shù)資料
| 型號： | ADV7391BCPZ-REEL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 2/108頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VIDEO ENCODER SD/HD 32-LFCSP |
| 產(chǎn)品變化通告： | ADV734x, ADV739x Feature Improvement |
| 標準包裝： | 5,000 |
| 類型： | 視頻編碼器 |
| 應用： | 機頂盒，視頻播放器，顯示器 |
| 電壓 - 電源，模擬： | 2.6 V ~ 3.46 V |
| 電壓 - 電源，數(shù)字： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤，CSP |
| 供應商設(shè)備封裝： | 32-LFCSP-VQ（5x5） |
| 包裝： | 帶卷 (TR) |
| 配用： | EVAL-ADV7391EBZ-ND - BOARD EVAL FOR ADV7391 ENCODER |
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ADV7390/ADV7391/ADV7392/ADV7393
Data Sheet
Rev. G | Page 10 of 108
DIGITAL TIMING SPECIFICATIONS—1.8 V
VDD = 1.71 V to 1.89 V, PVDD = 1.71 V to 1.89 V, VAA = 2.6 V to 3.465 V, VDD_IO = 1.71 V to 1.89 V.
All specifications TMIN to TMAX (40°C to +85°C), unless otherwise noted.
Table 10.
Parameter
Min
Typ
Max
Unit
SD
1.4
ns
ED/HD-SDR
1.9
ns
ED/HD-DDR
1.9
ns
ED (at 54 MHz)
1.6
ns
Data Input Hold Time, t124
SD
1.4
ns
ED/HD-SDR
1.5
ns
ED/HD-DDR
1.5
ns
ED (at 54 MHz)
1.3
ns
Control Input Setup Time, t114
SD
1.4
ns
ED/HD-SDR or ED/HD-DDR
1.2
ns
ED (at 54 MHz)
1.0
ns
Control Input Hold Time, t124
SD
1.4
ns
ED/HD-SDR or ED/HD-DDR
1.0
ns
ED (at 54 MHz)
1.0
ns
Control Output Access Time, t134
SD
13
ns
ED/HD-SDR, ED/HD-DDR, or ED (at 54 MHz)
12
ns
Control Output Hold Time, t144
SD
4.0
ns
ED/HD-SDR, ED/HD-DDR, or ED (at 54 MHz)
5.0
ns
PIPELINE DELAY5
CVBS/Y-C Outputs (2×)
SD oversampling disabled
68
Clock cycles
CVBS/Y-C Outputs (8×)
SD oversampling enabled
79
Clock cycles
CVBS/Y-C Outputs (16×)
SD oversampling enabled
67
Clock cycles
Component Outputs (2×)
SD oversampling disabled
78
Clock cycles
Component Outputs (8×)
SD oversampling enabled
69
Clock cycles
Component Outputs (16×)
SD oversampling enabled
84
Clock cycles
Component Outputs (1×)
ED oversampling disabled
41
Clock cycles
Component Outputs (4×)
ED oversampling enabled
49
Clock cycles
Component Outputs (8×)
ED oversampling enabled
46
Clock cycles
Component Outputs (1×)
HD oversampling disabled
40
Clock cycles
Component Outputs (2×)
HD oversampling enabled
42
Clock cycles
Component Outputs (4×)
HD oversampling enabled
44
Clock cycles
RESET CONTROL
RESET Low Time
100
ns
1
SD = standard definition, ED = enhanced definition (525p/625p), HD = high definition, SDR = single data rate, DDR = dual data rate.
2
Video data: P[15:0] for ADV7392/ADV7393 or P[7:0] for ADV7390/ADV7391.
3
Video control: HSYNC and VSYNC.
4
Guaranteed by characterization.
5
Guaranteed by design.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MK10DN512ZVLL10R | IC ARM CORTEX MCU 512KB 100LQFP |
| AD725ARZ-RL | IC ENCODER RGB TO NTSC 16-SOIC |
| VI-BT3-IW-B1 | CONVERTER MOD DC/DC 24V 100W |
| VI-B5X-IX-B1 | CONVERTER MOD DC/DC 5.2V 75W |
| VI-B5V-IX-B1 | CONVERTER MOD DC/DC 5.8V 75W |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ADV7391EBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| ADV7391WBCPZ | 制造商:Analog Devices 功能描述: |
| ADV7391WBCPZ-RL | 制造商:Analog Devices 功能描述: |
| ADV7392 | 制造商:AD 制造商全稱:Analog Devices 功能描述:Low Power, Chip Scale 10-Bit SD/HD Video Encoder |
| ADV7392BCPZ | 制造商:Analog Devices 功能描述: |
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