參數(shù)資料
型號： ADSP-21261SKBCZ150
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號處理
英文描述： SHARC Embedded Processor
中文描述： 16-BIT, 50 MHz, OTHER DSP, PBGA136
封裝： LEAD FREE, MO-205AE, BGA-136
文件頁數(shù)： 34/44頁
文件大?。?/td> 396K
代理商： ADSP-21261SKBCZ150
Rev. 0
|
Page 34 of 44
|
March 2006
ADSP-21261
SPI Protocol—Master
SPI Protocol—Slave
See
Table 30
and
Figure 26
.
Table 29. SPI Protocol—Master
Parameter
Timing Requirements
t
SSPIDM
t
HSPIDM
Min
Max
Unit
Data Input Valid to SPICLK Edge (Data Input Setup Time)
SPICLK Last Sampling Edge to Data Input Not Valid
5
2
ns
ns
Switching Characteristics
t
SPICLKM
t
SPICHM
t
SPICLM
t
DDSPIDM
t
HDSPIDM
t
SDSCIM
t
HDSM
t
SPITDM
Serial Clock Cycle
Serial Clock High Period
Serial Clock Low Period
SPICLK Edge to Data Out Valid (Data Out Delay Time)
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
FLAG3–0 OUT (SPI Device Select) Low to First SPICLK Edge
Last SPICLK Edge to FLAG3–0 OUT High
Sequential Transfer Delay
8 × t
CCLK
4 × t
CCLK
– 2
4 × t
CCLK
– 2
ns
ns
ns
ns
ns
ns
ns
ns
3
10
4 × t
CCLK
– 2
4 × t
CCLK
– 1
4 × t
CCLK
– 1
Figure 25. SPI Protocol—Master
LSB
VALID
MSB
VALID
t
SSPIDM
t
HSPIDM
t
HDSPIDM
LSB
MSB
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
FLAG3–0
(OUTPUT)
SPICLK
(CP = 0)
(OUTPUT)
SPICLK
(CP = 1)
(OUTPUT)
t
SPICHM
t
SPICLM
t
SPICLM
t
SPICLKM
t
SPICHM
t
HDSM
t
SPITDM
t
HDSPIDM
LSB
VALID
LSB
MSB
MSB
VALID
t
HSPIDM
t
DDSPIDM
MOSI
(OUTPUT)
MISO
(INPUT)
t
SSPIDM
CPHASE = 1
CPHASE = 0
t
SDSCIM
t
SSPIDM
相關(guān)PDF資料
PDF描述
ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
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ADSP-21267SKSTZ-X Preliminary Technical Data
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參數(shù)描述
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