參數(shù)資料
型號(hào)： ADSP-21261SKBCZ150
廠商： ANALOG DEVICES INC
元件分類： 數(shù)字信號(hào)處理
英文描述： SHARC Embedded Processor
中文描述： 16-BIT, 50 MHz, OTHER DSP, PBGA136
封裝： LEAD FREE, MO-205AE, BGA-136
文件頁(yè)數(shù)： 20/44頁(yè)
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代理商： ADSP-21261SKBCZ150
Rev. 0
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March 2006
ADSP-21261
Reset
See
Table 11
and
Figure 9
.
Interrupts
The timing specification in
Table 12
and
Figure 10
applies to the
FLAG0, FLAG1, and FLAG2 pins when they are configured as
IRQ0, IRQ1, and IRQ2 interrupts. Also applies to DAI_P20–1
pins when configured as interrupts.
Core Timer
The timing specification in
Table 13
and
Figure 11
applies to
FLAG3 when it is configured as the core timer (CTIMER).
Table 11. Reset
Parameter
Timing Requirements
t
WRST
t
SRST
Min
4t
CK
8
Max
Unit
ns
ns
RESET Pulse Width Low
1
RESET Setup Before CLKIN Low
1
Applies after the power-up sequence is complete. At power-up, the processor’s internal phase-locked loop requires no more than 100
μ
s while RESET is low, assuming
stable VDD and CLKIN (not including start-up time of external clock oscillator).
Figure 9. Reset
CLKIN
RESET
t
WRST
t
SRST
Table 12. Interrupts
Parameter
Timing Requirement
t
IPW
Min
2 × t
CCLK
+2
Max
Unit
ns
IRQx Pulse Width
Figure 10. Interrupts
DAI_P20–1
(FLAG2–0)
(IRQ2–0)
t
IPW
Table 13. Core Timer
Parameter
Switching Characteristic
t
WCTIM
Min
4 × t
CCLK
– 1
Max
Unit
ns
CTIMER Pulse Width
Figure 11. Core Timer
FLAG3
(CTIMER)
t
WCTIM
相關(guān)PDF資料
PDF描述
ADSP-21261SKSTZ150 SHARC Embedded Processor
ADSP-21267 Preliminary Technical Data
ADSP-21267SKBCZ-X Preliminary Technical Data
ADSP-21267SKSTZ-X Preliminary Technical Data
ADSP-21362 SHARC Processor
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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ADSP-21262 制造商:AD 制造商全稱:Analog Devices 功能描述:SHARC Processor
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