參數(shù)資料
型號： ADSP-21161NYCAZ110
廠商： Analog Devices Inc
文件頁數(shù)： 41/60頁
文件大?。?/td> 0K
描述： IC DSP CONTROLLER 32BIT 225BGA
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 110MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 225-CSPBGA（17x17）
包裝： 托盤
Rev. C
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January 2013
Serial Ports
To determine whether communication is possible between two
devices at clock speed n, the following specifications must be
confirmed: 1) frame sync delay and frame sync setup and hold,
2) data delay and data setup and hold, and 3) SCLK width.
Table 30. Serial Ports — External Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSE
Transmit/Receive FS Setup Before Transmit/Receive SCLK
1
3.5
ns
tHFSE
Transmit/Receive FS Hold After Transmit/Receive SCLK
2ns
tSDRE
Receive Data Setup Before Receive SCLK1
1.5
ns
tHDRE
Receive Data Hold After Receive SCLK1
4ns
tSCLKW
SCLKx Width
7
ns
tSCLK
SCLKx Period
2tCCLK
ns
1 Referenced to sample edge.
Table 31. Serial Ports — Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSI
FS Setup Time Before SCLK (Transmit/Receive Mode)1
8ns
tHFSI
FS Hold After SCLK (Transmit/Receive Mode)
0.5tCCLK+1
ns
tSDRI
Receive Data Setup Before SCLK
4ns
tHDRI
Receive Data Hold After SCLK
3ns
1 Referenced to sample edge.
Table 32. Serial Ports — External Clock
Parameter
100 MHz
110 MHz
Unit
Min
Max
Min
Max
Switching Characteristics
tDFSE
FS Delay After SCLK (Internally Generated FS)
13
ns
tHOFSE
FS Hold After SCLK (Internally Generated FS)
32.75
ns
tDDTE
Transmit Data Delay After SCLK 1, 2
16
ns
tHDTE
Transmit Data Hold After SCLK 1, 2
00ns
1 Referenced to drive edge.
2 SCLK/FS Configured as a transmit clock/frame sync with the DDIR bit = 1 in SPCTLx register.
3 SCLK/FS Configured as a receive clock/frame sync with the DDIR bit = 0 in SPCTLx register.
Table 33. Serial Ports — Internal Clock
Parameter
Min
Max
Unit
Switching Characteristics
tDFSI
FS Delay After SCLK (Internally Generated FS)1, 2, 3
4.5
ns
tHOFSI
FS Hold After SCLK (Internally Generated FS)
–1.5
ns
tDDTI
Transmit Data Delay After SCLK
7.5
ns
tHDTI
Transmit Data Hold After SCLK
0ns
tSCLKIW
SCLK Width
0.5tSCLK–2.5
0.5tSCLK+2
ns
1 Referenced to drive edge.
2 SCLK/FS Configured as a transmit clock/frame sync with the DDIR bit = 1 in SPCTLx register.
3 SCLK/FS Configured as a receive clock/frame sync with the DDIR bit = 0 in SPCTLx register.
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