參數(shù)資料
型號： ADSP-21161NYCAZ110
廠商： Analog Devices Inc
文件頁數(shù)： 22/60頁
文件大小： 0K
描述： IC DSP CONTROLLER 32BIT 225BGA
標(biāo)準(zhǔn)包裝： 1
系列： SHARC®
類型： 浮點
接口： 主機接口，連接端口，串行端口
時鐘速率： 110MHz
非易失內(nèi)存： 外部
芯片上RAM： 128kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 225-BGA，CSPBGA
供應(yīng)商設(shè)備封裝： 225-CSPBGA（17x17）
包裝： 托盤
Rev. C
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January 2013
Memory Write — Bus Master
Use these specifications for asynchronous interfacing to memo-
ries (and memory-mapped peripherals) without reference to
CLKIN except for ACK pin requirements listed in footnote 1 of
Table 17. These specifications apply when the ADSP-21161N is
the bus master accessing external memory space in asynchro-
nous access mode.
Table 17. Memory Write — Bus Master
Parameter
Min
Max
Unit
Timing Requirements
tDAAK
ACK Delay from Address, Selects1, 2
tCKOP–0.5tCCLK–12+W
ns
tDSAK
ACK Delay from WR Low1
tCKOP–0.75tCCLK–11+W
ns
tSAKC
ACK Setup to CLKIN1
0.5tCCLK+3
ns
tHAKC
ACK Hold After CLKIN
1ns
Switching Characteristics
tDAWH
Address, Selects to WR Deasserted
tCKOP –0.25tCCLK –3+W
ns
tDAWL
Address, Selects to WR Low2
0.25tCCLK –3
ns
tWW
WR Pulsewidth
tCKOP–0.5tCCLK –1+W
ns
tDDWH
Data Setup Before WR High
tCKOP–0.25tCCLK –13.5+W
ns
tDWHA
Address Hold After WR Deasserted
0.25tCCLK –1+H
ns
tDWHD
Data Hold After WR Deasserted
0.25tCCLK –1+H
ns
tDATRWH
Data Disable After WR Deasserted
0.25tCCLK – 2+H
0.25tCCLK+2.5+H
ns
tWWR
WR High to WR, RD, DMAGx Low
0.5tCCLK –1.25+HI
ns
tDDWR
Data Disable Before WR or RD Low
0.25tCCLK –3+I
ns
tWDE
WR Low to Data Enabled
–0.25tCCLK –1
ns
W = (number of wait states specified in WAIT register) × tCKOP.
H = tCKOP (if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
HI = tCKOP (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
I = tCKOP (if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).
1 For asynchronous access, ACK is sampled only after the programmed wait states for the access have been counted. For the first CLKIN cycle of a new external memory access,
ACK must be driven low (deasserted) by tDAAK, tDSAK, or tSAKC. For the second and subsequent cycles of an asynchronous external memory access, the tSAKC and tHAKC must be
met for both assertion and deassertion of ACK signal.
2 The falling edge of MSx, BMS is referenced.
3 See Example System Hold Time Calculation on Page 54 for calculation of hold times given capacitive and dc loads.
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