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參數(shù)資料
| 型號： | ADSP-21161NYCAZ110 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 37/60頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP CONTROLLER 32BIT 225BGA |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | 主機接口，連接端口，串行端口 |
| 時鐘速率： | 110MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 128kB |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.80V |
| 工作溫度： | -40°C ~ 125°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 225-BGA，CSPBGA |
| 供應商設(shè)備封裝： | 225-CSPBGA（17x17） |
| 包裝： | 托盤 |
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Rev. C
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January 2013
SDRAM Interface — Bus Master
Use these specifications for ADSP-21161N bus master accesses
of SDRAM:
SDRAM Interface — Bus Slave
These timing requirements allow a bus slave to sample the bus
master’s SDRAM command and detect when a refresh occurs:
Table 26. SDRAM Interface — Bus Master
Parameter
100 MHz
110 MHz
Unit
Min
Max
Min
Max
Timing Requirements
tSDSDK
Data Setup Before SDCLK
2.0
ns
tHDSDK
Data Hold After SDCLK
2.3
ns
Switching Characteristics
tDSDK1
First SDCLK Rise Delay After CLKIN1, 2
0.75tCCLK + 1.5
0.75tCCLK + 8.0
0.75tCCLK + 1.5
0.75tCCLK + 8.0
ns
tSDK
SDCLK Period
tCCLK
2
t
CCLK
tCCLK
2
t
CCLK
ns
tSDKH
SDCLK Width High
4
3
ns
tSDKL
SDCLK Width Low
4
3
ns
tDCADSDK
Command, Address, Data, Delay After SDCLK
0.25tCCLK +2.5
ns
tHCADSDK
Command, Address, Data, Hold After SDCLK
2.0
ns
tSDTRSDK
Data Three-State After SDCLK4
0.5tCCLK + 2.0
ns
tSDENSDK
Data Enable After SDCLK5
0.75tCCLK
ns
tSDCTR
Command Three-State After CLKIN
0.5tCCLK–1.5
0.5tCCLK + 6.0
0.5tCCLK–1.5
0.5tCCLK + 6.0
ns
tSDCEN
Command Enable After CLKIN
2
5
2
5
ns
tSDSDKTR
SDCLK Three-State After CLKIN
0
3
0
3
ns
tSDSDKEN
SDCLK Enable After CLKIN
1
4
1
4
ns
tSDATR
Address Three-State After CLKIN
0.25 t
CCLK5
0.25t
CCLK
0.25 t
CCLK5
0.25t
CCLK
ns
tSDAEN
Address Enable After CLKIN
0.4
+7.2
0.4
+7.2
ns
1 For the second, third, and fourth rising edges of SDCLK delay from CLKIN, add appropriate number of SDCLK period to the tDSDK1 and tSSDKC1 values, depending upon the SDCKR
value and the core clock to CLKIN ratio.
2 Subtract tCCLK from result if value is greater than or equal to tCCLK.
3 Command = SDCKE, MSx, DQM, RAS, CAS, SDA10, and SDWE.
4 SDRAM Controller adds one SDRAM CLK three-stated cycle delay on a read, followed by a write.
5 Valid when DSP transitions to SDRAM master from SDRAM slave.
Table 27. SDRAM Interface — Bus Slave
Parameter
Min
Max
Unit
Timing Requirements
tSSDKC1
First SDCLK Rise after CLKOUT
SDCK
t
CCLK0.5tCCLK 0.5
SDCKR
t
CCLK0.25tCCLK + 2.0
ns
tSCSDK
Command Setup before SDCLK4
2ns
tHCSDK
Command Hold after SDCLK4
1ns
1 For the second, third, and fourth rising edges of SDCLK delay from CLKOUT, add appropriate number of SDCLK period to the tDSDK1 and tSSDKC1 values, depending upon the
SDCKR value and the Core clock to CLKOUT ratio.
2 SDCKR = 1 for SDCLK equal to core clock frequency and SDCKR = 2 for SDCLK equal to half core clock frequency.
3 Subtract tCCLK from result if value is greater than or equal to tCCLK.
4 Command = SDCKE, RAS, CAS, and SDWE.
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