參數(shù)資料
型號： ADAU1761BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 60/92頁
文件大?。?/td> 0K
描述： IC SIGMADSP CODEC PLL 32LFCSP
設(shè)計(jì)資源： Stereo Digital Microphone Input Using ADAU1761 and ADMP421 (CN0078)
標(biāo)準(zhǔn)包裝： 1
系列： SigmaDSP®
類型： 音頻編解碼器
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
電壓 - 電源，模擬： 1.8 V ~ 3.65 V
電壓 - 電源，數(shù)字： 1.63V ~ 3.65V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 托盤
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
配用： EVAL-ADAU1761Z-ND - BOARD EVAL FOR ADAU1761
ADAU1761
Rev. C | Page 63 of 92
R14: ALC Control 3, 16,404 (0x4014)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
NGTYP[1:0]
NGEN
NGTHR[4:0]
Table 48. ALC Control 3 Register
Bits
Bit Name
Description
[7:6]
NGTYP[1:0]
Noise gate type. When the input signal falls below the threshold for 250 ms, the noise gate can hold a constant
PGA gain, mute the ADC output, fade the PGA gain to the minimum gain value, or fade then mute.
Setting
Noise Gate
00
Hold PGA constant (default)
01
Mute ADC output (digital mute)
10
Fade to PGA minimum value (analog fade)
11
Fade then mute (analog fade/digital mute)
5
NGEN
Noise gate enable.
0 = disabled (default).
1 = enabled.
[4:0]
NGTHR[4:0]
Noise gate threshold. When the input signal falls below the threshold for 250 ms, the noise gate is activated.
A 1 LSB increase corresponds to a 1.5 dB change. See Table 93 for a complete list of the threshold settings.
Setting
Threshold
00000
76.5 dB (default)
00001
75 dB
…
11110
31.5 dB
11111
30 dB
R15: Serial Port Control 0, 16,405 (0x4015)
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reserved
SPSRS
LRMOD
BPOL
LRPOL
CHPF[1:0]
MS
Table 49. Serial Port Control 0 Register
Bits
Bit Name
Description
6
SPSRS
Serial port sampling rate source.
0 = converter rate set in Register R17 (default).
1 = DSP rate set in Register R57.
5
LRMOD
LRCLK mode sets the LRCLK for either a 50% duty cycle or a pulse. The pulse mode should be at least 1 BCLK wide.
0 = 50% duty cycle (default).
1 = pulse mode.
4
BPOL
BCLK polarity sets the BCLK edge that triggers a change in audio data. This can be set for the falling or rising
edge of the BCLK.
0 = falling edge (default).
1 = rising edge.
3
LRPOL
LRCLK polarity sets the LRCLK edge that triggers the beginning of the left channel audio frame. This can be set
for the falling or rising edge of the LRCLK.
0 = falling edge (default).
1 = rising edge.
[2:1]
CHPF[1:0]
Channels per frame sets the number of channels per LRCLK frame.
Setting
Channels per LRCLK Frame
00
Stereo (default)
01
TDM 4
10
TDM 8
11
Reserved
0
MS
Serial data port bus mode. Both LRCLK and BCLK are master of the serial port when set in master mode and are
serial port slave in slave mode.
0 = slave mode (default).
1 = master mode.
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PDF描述
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參數(shù)描述
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ADAU1772BCPZ 功能描述:接口—CODEC Low Latency Noise and Power CODEC RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel
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