參數(shù)資料
型號(hào)： ADAU1761BCPZ
廠商： Analog Devices Inc
文件頁數(shù)： 19/92頁
文件大小： 0K
描述： IC SIGMADSP CODEC PLL 32LFCSP
設(shè)計(jì)資源： Stereo Digital Microphone Input Using ADAU1761 and ADMP421 (CN0078)
標(biāo)準(zhǔn)包裝： 1
系列： SigmaDSP®
類型： 音頻編解碼器
數(shù)據(jù)接口： 串行
分辨率（位）： 24 b
ADC / DAC 數(shù)量： 2 / 2
三角積分調(diào)變： 是
電壓 - 電源，模擬： 1.8 V ~ 3.65 V
電壓 - 電源，數(shù)字： 1.63V ~ 3.65V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 32-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 32-LFCSP-VQ
包裝： 托盤
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
配用： EVAL-ADAU1761Z-ND - BOARD EVAL FOR ADAU1761
ADAU1761
Rev. C | Page 26 of 92
CLOCKING AND SAMPLING RATES
MCLK
INFREQ[1:0]
SERIAL
DATA INPUT/
OUTPUT PORT
ADCs
DACs
÷ X
× (R + N/M)
R1: PLL CONTROL REGISTER
CLKSRC
R0: CLOCK
CONTROL REGISTER
CORE
CLOCK
R17: CONVERTER
SAMPLING RATE
256 ×
fS, 512 × fS,
768 ×
fS, 1024 × fS
CONVSR[2:0]
fS/0.5, 1, 1.5, 2, 3, 4, 6
R57: DSP SAMPLING
RATE SETTING
DSPSR[3:0]
fS/0.5, 1, 1.5, 2, 3, 4, 6
R64: SERIAL PORT
SAMPLING RATE
SPSR[2:0]
fS/0.5, 1, 1.5, 2, 3, 4, 6
ADC_SDATA/GPIO1
DAC_SDATA/GPIO0
LRCLK/GPIO3
BCLK/GPIO2
07
68
0-
0
20
Figure 30. Clock Tree Diagram
CORE CLOCK
Clocks for the converters, the serial ports, and the DSP are
derived from the core clock. The core clock can be derived
directly from MCLK or it can be generated by the PLL. The
CLKSRC bit (Bit 3 in Register R0, Address 0x4000) determines
the clock source.
The INFREQ[1:0] bits should be set according to the expected
input clock rate selected by CLKSRC; this value also determines
the core clock rate and the base sampling frequency, fS.
For example, if the input to CLKSRC = 49.152 MHz (from
PLL), then
INFREQ[1:0] = 1024 × fS
fS = 49.152 MHz/1024 = 48 kHz
The PLL output clock rate is always 1024 × fS, and the clock
control register automatically sets the INFREQ[1:0] bits to
1024 × fS when using the PLL. When using a direct clock, the
INFREQ[1:0] frequency should be set according to the MCLK
pin clock rate and the desired base sampling frequency.
To utilize the maximum amount of DSP instructions, the core
clock should run at a rate of 1024 × fS.
Table 12. Clock Control Register (Register R0, Address 0x4000)
Bits
Bit Name
Settings
3
CLKSRC
0: Direct from MCLK pin (default)
1: PLL clock
[2:1]
INFREQ[1:0]
00: 256 × fS (default)
01: 512 × fS
10: 768 × fS
11: 1024 × fS
0
COREN
0: Core clock disabled (default)
1: Core clock enabled
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