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AD1815
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REV. 0
TABLE OF CONTENTS
FEAT URES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
PRODUCT OVERVIEW . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
SPECIFICAT IONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
HOST INT ERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
SERIAL INT ERFACES . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
ISA INT ERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
APPENDIX A
Additional Plug and Play Programming Information . . . . 41
Plug and Play K ey & “Alternate K ey” Sequences . . . . . . . 42
Reference Designs and Device Drivers . . . . . . . . . . . . . . . 43
FIGURES
Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Figure 1. PIO Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Figure 2. PIO Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Figure 3. DMA Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 4. DMA Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 5. Codec T ransfer . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 6. DSP Port T iming . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 7. I
2
S Serial Port T iming . . . . . . . . . . . . . . . . . . . . . . 8
Figure 8. Reset Pulse Width . . . . . . . . . . . . . . . . . . . . . . . . . 8
Pin Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Figure 9. Serial Interface Right-Justified Mode . . . . . . . . . . 18
Figure 10. Serial Interface I
2
S-Justified Mode . . . . . . . . . . . 18
Figure 11. Serial Interface Left-Justified Mode . . . . . . . . . . 18
Figure 12. DSP Serial Interface (Default Frame Rate) . . . . 21
Figure 13. DSP Serial Interface (User Programmed
Frame Rate) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 14. DSP Serial Port . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 15. Codec T ransfers . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 16. AD1815 Frequency Response Plots . . . . . . . . . . . 43
Outline Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
TABLES
T able I. Modem Disabled T imeslot Map . . . . . . . . . . . . . . 19
T able II. Chip Register Diagram . . . . . . . . . . . . . . . . . . . . . 22
T able III. Logical Devices and Compatible Plug
and Play Device Drivers . . . . . . . . . . . . . . . . . . . . . . . . . . 23
T able IV. Logical Device Configuration . . . . . . . . . . . . . . . 24
T able V. Sound System Direct Registers . . . . . . . . . . . . . . . 24
T able VI. Codec T ransfers . . . . . . . . . . . . . . . . . . . . . . . . . 28
T able VII. Indirect Register Map and Reset/Default States 31
T able VIII. Sound System Indirect Registers . . . . . . . . . . . 32
T able IX . Sound Blaster Pro ISA Bus Register . . . . . . . . . . 39
T able X . Adlib ISA Bus Register . . . . . . . . . . . . . . . . . . . . . 39
T able X I. MIDI ISA Bus Register . . . . . . . . . . . . . . . . . . . . 40
T able X II. Game Port ISA Bus Registers . . . . . . . . . . . . . . 40