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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 247/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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SRAM and FIFO Memories in Actel's Low-Power Flash Devices
6- 8
v1.1
BLKA and BLKB
These signals are active-low and will enable the respective ports when asserted. When a BLKx
signal is deasserted, that port’s outputs hold the previous value.
Note: When using the SRAM in single-port mode for Automotive ProASIC3 devices, BLKB should be
tied to ground.
WENA and WENB
These signals switch the RAM between read and write modes for the respective ports. A LOW on
these signals indicates a write operation, and a HIGH indicates a read.
Note: When using the SRAM in single-port mode for Automotive ProASIC3 devices, WENB should
be tied to ground.
CLKA and CLKB
These are the clock signals for the synchronous read and write operations. These can be driven
independently or with the same driver.
Note: For Automotive ProASIC3 devices, dual-port mode is supported if the clocks to the two SRAM
ports are the same and 180° out of phase (i.e., the port A clock is the inverse of the port B
clock). For use of this macro as a single-port SRAM, the inputs and clock of one port should
be tied off (grounded) to prevent errors during design compile.
PIPEA and PIPEB
These signals are used to specify pipelined read on the output. A LOW on PIPEA or PIPEB indicates
a nonpipelined read, and the data appears on the corresponding output in the same clock cycle. A
HIGH indicates a pipelined read, and data appears on the corresponding output in the next clock
cycle.
Note: When using the SRAM in single-port mode for Automotive ProASIC3 devices, PIPEB should be
tied to ground. For use in dual-port mode, the same clock with an inversion between the two
clock pins of the macro should be used in the design to prevent errors during compile.
WMODEA and WMODEB
These signals are used to configure the behavior of the output when the RAM is in write mode. A
LOW on these signals makes the output retain data from the previous read. A HIGH indicates pass-
through behavior, wherein the data being written will appear immediately on the output. This
signal is overridden when the RAM is being read.
Note: When using the SRAM in single-port mode for Automotive ProASIC3 devices, WMODEB
should be tied to ground.
RESET
This active-low signal resets the control logic, forces the output hold state registers to zero, disables
reads and writes from the SRAM block, and clears the data hold registers when asserted. It does not
reset the contents of the memory array.
While the RESET signal is active, read and write operations are disabled. As with any asynchronous
reset signal, care must be taken not to assert it too close to the edges of active read and write
clocks.
ADDRA and ADDRB
These are used as read or write addresses, and they are 12 bits wide. When a depth of less than 4 k
is specified, the unused high-order bits must be grounded (Table 6-3 on page 6-9).
Table 6-2
Allowable Aspect Ratio Settings for WIDTHA[1:0]
WIDTHA[1:0]
WIDTHB[1:0]
D×W
00
4k×1
01
2k×2
10
1k×4
11
512×9
Note: The aspect ratio settings are constant and cannot be changed on the fly.
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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