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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 185/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 13
Global Synthesis Constraints
The Synplify synthesis tool, by default, allows six clocks in a design for IGLOO and ProASIC3. When
more than six clocks are needed in the design, a user synthesis constraint attribute,
syn_global_buffers, can be used to control the maximum number of clocks (up to 18) that can be
inferred by the synthesis engine.
High-fanout nets will be inferred with clock buffers and/or internal clock buffers. If the design
consists of CCC global buffers, they are included in the count of clocks in the design.
The subsections below discuss the clock input source (global buffers with no programmable delays)
and the clock conditioning functional block (global buffers with programmable delays and/or PLL
function) in detail.
Device-Specific Layout
Two kinds of CCCs are offered in low-power flash devices: CCCs with integrated PLLs, and CCCs
without integrated PLLs (simplified CCCs). Table 4-5 lists the number of CCCs in various devices.
This document outlines the following device information: CCC features, PLL core specifications,
functional descriptions, software configuration information, detailed usage information,
recommended board-level considerations, and other considerations concerning global networks in
low-power flash devices.
Clock Conditioning Circuits with Integrated PLLs
Each of the CCCs with integrated PLLs includes the following:
1 PLL core, which consists of a phase detector, a low-pass filter, and a four-phase voltage-
controlled oscillator
3 global multiplexer blocks that steer signals from the global pads and the PLL core onto the
global networks
6 programmable delays and 1 fixed delay for time advance/delay adjustments
Table 4-5
Number of CCCs by Device Size and Package
Device
Package
CCCs with
Integrated PLLs
CCCs without Integrated
PLLs (simplified CCC)
ProASIC3/ProASIC3L IGLOO/IGLOO PLUS
A3P015
AGL015
All
0
2
A3P030
AGL030/AGLP030
All
0
2
A3P060
AGL060/AGLP060
All
1
5
A3P125
AGL125/AGLP125
All
1
5
A3P250/L
AGL250
All
1
5
A3P400
All
1
5
A3P600/L
AGL600
All
1
5
A3P1000/L
AGL1000
All
1
5
A3PE600
AGLE600
PQ208
2
4
A3PE600
All other
packages
60
A3PE1500
PQ208
2
4
A3PE1500
All other
packages
60
A3PE3000/L
PQ208
2
4
A3PE3000/L
AGLE3000
All other
packages
60
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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