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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 182/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 10
v1.1
Since the architecture of the devices varies as size increases, the following list details I/O types
supported for globals:
LVDS-, BLVDS-, and M-LVDS–based clock sources are only available on 250 k gate devices and
above.
65 k and 125 k gate devices support single-ended clock sources only.
15 k and 30 k gate devices support these inputs for CCC only and do not contain a PLL.
Clock Sources for PLL and CLKDLY Macros
The input reference clock (CLKA for a PLL macro, CLK for a CLKDLY macro) can be accessed from
different sources via the associated clock multiplexer tree. Each CCC has the option of choosing the
source of the input clock from one of the following:
Hardwired I/O
External I/O
Core Logic
The SmartGen macro builder tool allows users to easily create the PLL and CLKDLY macros with the
desired settings. It is strongly recommended that SmartGen be used to generate the CCC macros.
Hardwired I/O Clock Source
Hardwired I/O refers to global input pins that are hardwired to the multiplexer tree, which directly
accesses the CCC global buffers. These global input pins have designated pin locations and are
indicated with the I/O naming convention Gmn (m refers to any one of the positions where the PLL
core is available, and n refers to any one of the three global input MUXes and the pin number of
the associated global location, m). Choosing this option provides the benefit of directly connecting
to the CCC reference clock input, which provides less delay. See Figure 4-7 for an example
illustration of the connections, shown in red. If a CLKDLY macro is initiated to utilize the
programmable delay element of the CCC, the clock input can be placed at one of nine dedicated
global input pin locations. In other words, if Hardwired I/O is chosen as the input source, the user
can decide to place the input pin in one of the GmA0, GmA1, GmA2, GmB0, GmB1, GmB2, GmC0,
GmC1, or GmC2 locations of the low-power flash devices. When a PLL macro is used to utilize the
PLL core in a CCC location, the clock input of the PLL can only be connected to one of three GmA*
global pin locations: GmA0, GmA1, or GmA2.
Figure 4-7 Illustration of Hardwired I/O (global input pins) Usage
+
_
PLL or CLKDLY
Macro
Routed Clock
(from FPGA core)
Gmn0
Gmn1
Gmn2
To Core
To Global (or local)
Routing Network
CLKA
PLLINT
Multiplexer
Tree
+
_
IOuxwByVz
Gmn* = Global Input Pin
IOuxwByVz = Regular I/O Pin
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PDF描述 |
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