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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類(lèi)： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 189/608頁(yè) |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 17
PLL Core Specifications
PLL Core Specifications can be found in the DC and Switching Characteristics chapter of the
appropriate family datasheet.
Loop Bandwidth
Common design practice for systems with a low-noise input clock is the need to have PLLs with
small loop bandwidths to reduce the effects of noise sources at the output. Table 4-6 shows the PLL
loop bandwidth, providing a measure of the PLL's ability to track the input clock and jitter.
PLL Core Operating Principles
This section briefly describes the basic principles of PLL operation. The PLL core is composed of a
phase detector (PD), a low-pass filter (LPF), and a four-phase voltage-controlled oscillator (VCO).
Figure 4-15 illustrates a basic single-phase PLL core with a divider and delay in the feedback path.
The PLL is an electronic servo loop that phase-aligns the PD feedback signal with the reference
input. To achieve this, the PLL dynamically adjusts the VCO output signal according to the average
phase difference between the input and feedback signals.
The first element is the PD, which produces a voltage proportional to the phase difference
between its inputs. A simple example of a digital phase detector is an Exclusive-OR gate. The
second element, the LPF, extracts the average voltage from the phase detector and applies it to the
VCO. This applied voltage alters the resonant frequency of the VCO, thus adjusting its output
frequency.
Consider Figure 4-15 with the feedback path bypassing the divider and delay elements. If the LPF
steadily applies a voltage to the VCO such that the output frequency is identical to the input
frequency, this steady-state condition is known as lock. Note that the input and output phases are
also identical. The PLL core sets a LOCK output signal HIGH to indicate this condition.
Should the input frequency increase slightly, the PD detects the frequency/phase difference
between its reference and feedback input signals. Since the PD output is proportional to the phase
difference, the change causes the output from the LPF to increase. This voltage change increases
the resonant frequency of the VCO and increases the feedback frequency as a result. The PLL
dynamically adjusts in this manner until the PD senses two phase-identical signals and steady-state
lock is achieved. The opposite (decreasing PD output signal) occurs when the input frequency
decreases.
Table 4-6
–3dB Frequency of the PLL
Minimum
(Ta = +125°C, VCCA = 1.4 V)
Typical
(Ta = +25°C, VCCA = 1.5 V)
Maximum
(Ta = –55°C, VCCA = 1.6 V)
–3 dB Frequency
15 kHz
25 kHz
45 kHz
Figure 4-15 Simplified PLL Core with Feedback Divider and Delay
Frequency
Reference
Input
FIN
Phase
Detector
Low-Pass
Filter
Voltage
Controlled
Oscillator
Divide by M
Counter
Delay
Frequency
Output
M ×
FIN
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