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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 204/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 30
v1.1
When SmartGen is used to define the configuration that will be shifted in via the serial interface,
SmartGen prints out the values of the 81 configuration bits. For ease of use, several configuration
bits are automatically inferred by SmartGen when the dynamic PLL core is generated; however,
<71:73> (STATASEL, STATBSEL, STATCSEL) and <77:79> (DYNASEL, DYNBSEL, DYNCSEL) depend on
the input clock source of the corresponding CCC. Users must first run Layout in Designer to
determine the exact setting for these ports. After Layout is complete, generate the
"CCC_Configuration" report by choosing Tools > Reports > CCC_Configuration in the Designer
software. Refer to "PLL Configuration Bits Description" on page 4-22 for descriptions of the PLL
configuration bits. For simulation purposes, bits <71:73> and <78:80> are "don’t cares." Therefore,
it is strongly suggested that SmartGen be used to generate the correct configuration bit settings
for the dynamic PLL core.
After setting all the required parameters, users can generate one or more PLL configurations with
HDL or EDIF descriptions by clicking the Generate button. SmartGen enables them to save the
session results and messages in a log file:
****************
Macro Parameters
****************
Name
: dyn_pll_hardio
Family
: ProASIC3E
Output Format
: VERILOG
Type
: Dynamic CCC
Input Freq(MHz)
: 30.000
CLKA Source
: Hardwired I/O
Feedback Delay Value Index
: 1
Feedback Mux Select
: 1
XDLY Mux Select
: No
Primary Freq(MHz)
: 33.000
Primary PhaseShift
: 0
Primary Delay Value Index
: 1
Primary Mux Select
: 4
Secondary1 Freq(MHz)
: 40.000
Use GLB
: YES
Use YB
: NO
GLB Delay Value Index
: 1
YB Delay Value Index
: 1
Secondary1 PhaseShift
: 0
Secondary1 Mux Select
: 0
Secondary1 Input Freq(MHz)
: 40.000
CLKB Source
: Hardwired I/O
Secondary2 Freq(MHz)
: 50.000
Use GLC
: YES
Use YC
: NO
GLC Delay Value Index
: 1
YC Delay Value Index
: 1
Secondary2 PhaseShift
: 0
Secondary2 Mux Select
: 0
Secondary2 Input Freq(MHz)
: 50.000
CLKC Source
: Hardwired I/O
Configuration Bits:
FINDIV[6:0]
0000101
FBDIV[6:0]
0100000
OADIV[4:0]
00100
OBDIV[4:0]
00000
OCDIV[4:0]
00000
OAMUX[2:0]
100
OBMUX[2:0]
000
OCMUX[2:0]
000
FBSEL[1:0]
01
FBDLY[4:0]
00000
XDLYSEL
0
DLYGLA[4:0]
00000
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1PQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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