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參數(shù)資料
| 型號(hào)： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 61/518頁(yè) |
| 文件大小： | 7111K |
| 代理商： | 935263151557 |
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Philips Semiconductors
PCI Interface
File: pci.fm5, modified 7/23/99
PRELIMINARY INFORMATION
10-9
highly recommended as a means to have software driv-
ers identify the board rather than the chip on the board.
This register is implemented starting with TM1100 and
onwards, and replaces the ‘Personality’ register function-
ality in the TriMedia CTC chip.
The board manufacturer chooses the values of both 16
bits fields by modifying the TM1100 Boot EEPROM. The
location of these bits is described in Section 12.5, “De-
tailed EEPROM Contents.” A legal Vendor ID must be
obtained from the PCI SIG. The vendor is free to assign
subsystem ID’s.
10.6.13 Expansion ROM Base Address
Register
The Expansion ROM Base Address register is similar in
purpose to the SDRAM and MMIO Base Address regis-
ters. This register relocates a separate memory aperture
for PCI devices that wish to implement additional ROM.
TM1100 does not implement expansion ROM; conse-
quently, the least-significant bit of this register—which in-
dicates whether or not TM1100 responds to expansion
ROM accesses—is hardwired to zero. All other bits also
read as zeros.
10.6.14 Interrupt Line Register
The value of the Interrupt Line Register determines
which input of the system interrupt controller is driven by
TM1100’s interrupt pin. As it configures the system and
assigns resources, host system software writes this reg-
ister to assign one of the system interrupt lines to
TM1100.
10.6.15 Interrupt Pin Register
The value of the Interrupt Pin Register determines which
interrupt pin TM1100 uses. Table 10-11 lists the possible
values for this register.
Since TM1100 uses inta#, the value of this register is
hardwired to 1.
10.6.16 Max_Lat, Min_Gnt Registers
The value in the Max_Lat register specifies how often the
TM1100 PCI interface needs access to the PCI bus. The
value in the Min_Gnt register specifies the minimum
length for a burst period on the PCI bus.
Both of these timer values are specified as multiples of
250 ns. Values of zero indicate that a device has no spe-
cific requirements for latency and burst-length.
For TM1100, Max_Lat is hardwired to 0x01 (250 ns), and
Min_Gnt is hardwired to 0x03 (750 ns).
10.7
REGISTERS IN MMIO SPACE
The TM1100 PCI interface contains 13 MMIO registers;
most, except the status bits in BIU_Status, are usually
written only by the DSPCPU. Table 10-12 lists the inter-
nal cycles sequenced by the PCI interface and the regis-
ters each involves. To ensure compatibility with future
devices, all undefined MMIO bits should be ignored
when read, and written as zeroes.
The MMIO registers are all accessible to DSPCPU soft-
ware, and all but the PCI_ADR and PCI_DATA registers
are accessible to external PCI initiators. The facilities of
TM1100’s PCI interface can be useful to external initia-
tors in certain circumstances; for example:
The PCI DMA engine might be useful during host-
assisted boot.
Host-resident diagnostics may want to test the PCI
interface during boot.
The MMIO registers can be used to diagnose mal-
functioning parts.
Note, however, that external PCI initiators can access
MMIO registers in only one way: as 32-bit words on nat-
urally aligned, 32-bit addresses. If any other type of ac-
cess is attempted, the results are undefined. Also, the
byte order of the external initiator and the PCI interface
must be the same; otherwise, the result of an access with
disagreeing byte order is undefined.
For easy reference, Table 10-13 lists the MMIO registers
together with their offsets from MMIO_BASE and their
accessibility by the DSPCPU and external PCI initiators.
Figure 10-8 shows the formats of the PCI interface
MMIO registers. Following are detailed descriptions of
the MMIO registers.
10.7.1
DRAM_BASE Register
The DRAM_BASE register in MMIO space is a shadow
copy of the DRAM_BASE register in PCI Configuration
space. See Section 10.6.11, “Base Address Registers,”
for more details. This shadow copy provides MMIO-
space access to this register. The P,T and M bitfields of
this MMIO register are read-only.
10.7.2
MMIO_BASE Register
The MMIO_BASE register in MMIO space is a shadow
copy of the MMIO_BASE register in PCI Configuration
space. See Section 10.6.11, “Base Address Registers,”
for more details. This shadow copy provides MMIO-
space access to this register. The P,T and M bitfields of
this MMIO register are read-only.
Table 10-11. Interrupt Pin Encodings
Interrupt Pin
Meaning
1
Use interrupt pin inta#
2
Use interrupt pin intb#
3
Use interrupt pin intc#
4
Use interrupt pin intd#
all others
Reserved
相關(guān)PDF資料 |
PDF描述 |
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| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
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