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參數(shù)資料
| 型號(hào)： | 935263151557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁(yè)數(shù)： | 31/518頁(yè) |
| 文件大小： | 7111K |
| 代理商： | 935263151557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
7-24
PRELIMINARY INFORMATION
File: evo.fm5, modified 7/24/99
When FULL_BLENDING is “0”, only the 5 TM1000
blending levels are performed and the 5 LSB of the alpha
value are ignored like in TM1000:
7.24
GENLOCK MODE
Genlock mode is only working when the Video Out is not
master for synchronization (SYNC_MASTER =”0” in
VO_CTL MMIO register). If GENLOCK is set, EVO ex-
pects frame timing signals on the VO_IO2 pins. The ac-
tive edge can be programmed using VO_IO2_POS. The
selected transition of the frame timing signal on VO_IO2
causes the Frame Line Counter to be set to the FRAME
PRESET value. After reaching FRAME LENGTH, the
Frame Line Counter start counting again from 1.
Internally, the active edge of VO_IO2 is delayed by
SLAVE_DLY VO_CLK clock cycles to be able to receive
the synchronization anywhere in a line. SLAVE_DLY is
typically a value to compensate for the delay in the frame
timing source and for the internal pipeline delay. Typical-
ly, it will allow to load FRAME_PRESET at the beginning
of a new line.
With the correct values of SLAVE_DLY and FRAME
PRESET, TM1100 can generate frames totally synchro-
nized with the active edge of VO_IO2. All the internal
MMIO registers (except VO_CTL of course) should be
programmed
with
the
same
values
than
for
a
SYNC_MASTER mode active.
In GENLOCK mode, the EVO is free running according
to the values programmed in its internal registers before
any VO_IO2 active edge. Just after receiving the active
edge that will synchronize Video Out, output values may
be erroneous during several VO_CLK cycles, but it is
guarantee that the next frame will be correct.
After a first synchronizing edge, if the next one happens
accordingly to the values programmed in VO MMIO reg-
isters, no change will appears in the output timing of VO.
If the active edge of VO_OI2 does not match the pro-
grammed value, a new synchronization phase is per-
formed.
A typical programming is the following: SLAVE_DLY is
loaded with the number of clock cycles for one video line
minus the number of delay cycles used by VO to syn-
chronize itself. FRAME_PRESET is programmed with
the value 2. With this programming, the active edge of
VO_IO2 is supposed to happen just before the first byte
(Preamble) of the first line.
For the first active edge of VO_IO2, it is delayed internal-
ly by SLAVE_DLY VO_CLK cycle so that it internally it
seems to appear just before the start of the second line
minus the internal VO pipeline delay. After this internal
pipeline
delay,
the
line
counter
is
loaded
by
FRAME_PRESET, i.e. 2, and VO starts sending data for
line 2.
For the next frame, if the internal VO programming match
the VO_IO2 timing, VO will seem to start the first byte of
the first line just after VO_IO2 active signal.
7.25
BLOCK POWER DOWN
EVO_CTL.PWDN bit is a TM1100 feature only. It is re-
served in future implementations. Upon setting of PWDN
bit, EVO block goes into power down mode. It is only
powered up again by a hardware RESET. See also
Table 7-13: Blending value in TM1000 compatibility
mode
Alpha Code
Alpha Value
Image
Overlay
00h-1Fh
0
100%
0%
20h-3Fh
32
75%
25%
40h-5Fh
64
50%
60h-7Fh
96
25%
75%
80h–FFh
128–255
0%
100%
EAV
Image Data
EAV
Line 525/625
One Frame
VO_IO2
Delay SLAVE_DLY in VO_CLK cycles
Line 1
Line 2
Line FRAME PRESET
Line 525/625
Line 1
EAV
Line counter loaded by FRAME PRESET
Figure 7-31. Genlock mode
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263512112 | TRIPLE 2-CHANNEL, SGL ENDED MULTIPLEXER, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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