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參數(shù)資料
| 型號： | 935262469557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 77/518頁 |
| 文件大小： | 7111K |
| 代理商： | 935262469557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
11-6
PRELIMINARY INFORMATION
File: memsys.fm5, modified 7/24/99
11.10 REFRESH
The main-memory interface performs SDRAM refresh
cycles autonomously using the CAS-before-RAS (CBR)
mechanism. SDRAMs have a 4K refresh interval: either
4096 rows must be refreshed every 64 ms or 2048 rows
every 32 ms.
The main-memory interface performs refresh at timed in-
tervals: one CBR refresh command must be issued ev-
ery 15.6
Sec. A counter in the main-memory interface
keeps track of the number of SDRAM clock cycles be-
tween refresh operations. This counter starts after the
CBR operation has completed; this CBR operation take
19 cycles. When the counter reaches a programmed lim-
it, the next refresh operation is due, and the next-in-line
data transfer request from the data-highway is delayed
until the CBR operation is executed.
All devices in the main-memory system are refreshed si-
multaneously. The REFRESH field in the MM_CONFIG
register determines the number of memory-system clock
cycles (as distinguished from TM1100 core clock cycles)
between the CBR refresh operations. Table 11-10 lists
the number of memory-system clocks for typical SDRAM
operation speeds.
Each CBR refresh operation takes 19 SDRAM clock cy-
cles. Thus, at 100-MHz, refresh consumes about 1.2% of
maximum available SDRAM bandwidth (19 cycles out of
1560). The bandwidth impact is slightly higher at lower
frequencies.
11.11 POWER DOWN MODE
When TM1100 is put into power down mode to reduce
power consumption, the main-memory interface re-
sponds by putting the SDRAM devices into their power
down mode. In this mode, the SDRAM devices retain
their contents through self-refresh.
11.12 OUTPUT DRIVER CAPACITY
TM1100’s output driver circuits for the memory address
and control signals (output signals in Table 11-7), can
drive up to four memory devices when the memory inter-
face is operating at 133 MHz. If more devices are con-
nected, then a lower SDRAM clock frequency must be
chosen.
Table 11-11 lists the clock frequency as a function of the
number of memory devices connected to unbuffered
memory interface signals.
Two identical outputs are provided for both the MM_CKE
(clock-enable) and MM_CLK signals. Each MM_CKE
and MM_CLK signal is capable of driving two SDRAM
devices at 133MHz, thus the total of four devices.
11.13 SIGNAL PROPAGATION DELAY
COMPENSATION
The memory interface has two special pins, matchout
and matchin, that help the interface compensate for the
propagation delay through circuit-board traces to and
from the external SDRAM devices. At high clock frequen-
cies, e.g., 133 MHz, propagation delay becomes signifi-
cant compared to the clock period, which is as small as
7.5 ns.
Matchout and matchin are connected through a dedicat-
ed trace on the circuit board. This trace forms a “match
loop” with an outgoing part and an incoming part. The
outgoing part should match the clock trace from the
memory interface to the SDRAM(s). The incoming part
should match the longest trace between the SDRAM(s)
and the memory interface pins.
Since the memory interface uses the matchin signal to
sample incoming data, the match-loop trace should esti-
mate the round-trip propagation delay as closely as pos-
sible. This can be achieved with careful circuit board lay-
out
and
some
passive
components
to
estimate
capacitive loading.
A lumped capacitive load is attached to the middle of the
matchout/matchin trace to represent the sum of the
clock-input and data-line loads. The lumped load should
account for the number of SDRAM devices attached to
the clock line. The memory interface provides two clock
outputs, each capable of driving one or two memory de-
vices directly.
Finally, to avoid excessive ringing of the clock signals,
series termination with a 22-Ohm resistor is advised at
the clock and matchout outputs when the memory inter-
face is operating at 100 MHz or higher.
The phase delay of the memory clock with respect to the
internal sending and receiving clocks is adjusted inside
the memory interface to achieve reliable communication
and guarantee correct setup and hold times.
Figure 11-4 shows a conceptual circuit board layout.
Two SDRAM devices share a single clock output. The
Table 11-10. Refresh Intervals
SDRAM Operation Speed
Value For REFRESH Field
(decimal)
66 MHz
1000
75 MHz
1140
83 MHz
1270
100 MHz
1540
125 MHz
1930
133 Mhz
2060
Table 11-11. Glueless Interface Limits for Address/
Clocks
Memory Chips
Maximum Clock Frequency
4
133 Mhz
6
80 MHz
8
66 MHz
16
50 MHz
相關PDF資料 |
PDF描述 |
|---|---|
| 935263151557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
| 935268081112 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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