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參數(shù)資料
| 型號： | 935262469557 |
| 廠商： | NXP SEMICONDUCTORS |
| 元件分類： | 消費(fèi)家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 封裝： | 32 X 32 MM, 3.40 MM HEIGHT, MSQFP-240 |
| 文件頁數(shù)： | 69/518頁 |
| 文件大?。?/td> | 7111K |
| 代理商： | 935262469557 |
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TM1100 Preliminary Data Book
Philips Semiconductors
10-16
PRELIMINARY INFORMATION
File: pci.fm5, modified 7/23/99
10.8.1
Single-Data-Phase Operations
When the DSPCPU reads or writes PC memory, the PCI
transaction has only a single data phase. A typical sin-
gle-data-phase
read
operation
is
illustrated
in
Figure 10-10. During the first clock period, the TM1100
asserts the frame# signal to indicate that the transaction
has begun and that an address and command are stable
on ad and c/be#, respectively.
TM1100 then releases the ad bus, deasserts frame#, as-
serts irdy#, asserts byte enables on c/be#, and waits for
the target to claim the transaction by asserting devsel#.
The target asserts trdy# to signal the master that the ad
bus contains stable data. The assertion of trdy# causes
the initiator (TM1100 in this case) to sample the ad bus
data and deassert irdy# to complete the single-data-
phase read transaction.
Figure 10-11 shows a typical single-data-phase write op-
eration. The operation begins as with the read: TM1100
asserts the frame# signal and drives the ad bus with the
target address and drives the command onto the c/be#
bus.
The operation continues when TM1100 deasserts
frame#, asserts irdy#, and drives the byte enables as be-
fore, but it also drives the data to be written on the ad
bus. The target device asserts devsel# to claim the trans-
action. Eventually, the target asserts trdy# to signal that
it is sampling the data on the ad bus. TM1100 continues
to drive the data on the ad bus until after the target deas-
serts trdy#, which completes the write operation.
10.8.2
Multi-Data-Phase Operations
As with the single-data-phase operations, DMA opera-
tions begin with the assertion of frame# and valid ad-
dress and command information. See Figure 10-12. The
target knows a burst is requested because frame# re-
mains asserted when irdy# becomes asserted.
In the example timing of Figure 10-12, a fast device is re-
ceiving the burst from TM1100. The target asserts
devsel# and trdy# simultaneously. The trdy# signal re-
mains asserted while TM1100 sends a new word of data
on each PCI clock cycle. The burst operation shown is a
16-word burst transfer. Since only the starting address is
sent by the initiator, both initiator and target must incre-
ment source and destination addresses during the burst.
The initiator signals the end of the burst of data in
Figure 10-12 when it deasserts frame# in clock 17. The
last word (or partial word) of data is transferred in the
clock cycle after frame# is deasserted. Finally, the target
acknowledges the last data phase by deasserting trdy#
and devsel#.
Figure 10-13 illustrates back-to-back DMA burst data
transfers. The ICP is capable of exploiting the high band-
width available with back-to-back DMA operations when
it is writing image data to a frame buffer on a PCI video
card.
The timing of Figure 10-13 assumes that the PCI bus is
granted to TM1100 until at least the beginning of the sec-
ond DMA burst operation. For as long as bus ownership
is granted to TM1100 and the ICP has queued requests
for data transfer, the PCI interface will perform back-to-
back DMA operations. If the target eventually becomes
unable to accept more data, it signals a disconnect
TM1100’s PCI interface. The PCI interface remembers
where the DMA burst was interrupted and attempts to re-
start from that point after two bus clocks.
Table 10-21. TM1100 PCI Commands as Target
TM1100 Responds To
TM1100 Ignores
Conguration read
Conguration write
Memory read
Memory write
Memory write and invalidate
Memory read line
Memory read multiple
I/O read
I/O write
Interrupt acknowledge
Special cycle
Dual address
pci_clk
frame#
ad
c/be#
irdy#
trdy#
devsel#
1234
Address
Byte Enables
Command
Data
Wait
(AD
turnaround)
Data
Transfer
Figure 10-10. Basic single-data-phase read opera-
pci_clk
frame#
ad
c/be#
irdy#
trdy#
devsel#
123
n
Address
Data
Byte Enables
Command
Wait
Data
Transfer
Figure 10-11. Basic single-data-phase write opera-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 935263151557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263331557 | SPECIALTY CONSUMER CIRCUIT, PQFP240 |
| 935263133112 | 26 W, 1 CHANNEL, AUDIO AMPLIFIER, PZIP17 |
| 935263384118 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
| 935263384112 | SPECIALTY ANALOG CIRCUIT, PDSO16 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 935264217557 | 制造商:NXP Semiconductors 功能描述:SUB ONLY IC |
| 935267356112 | 制造商:NXP Semiconductors 功能描述:IC TEA1507PN |
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| 935268721125 | 制造商:NXP Semiconductors 功能描述:Buffer/Line Driver 1-CH Non-Inverting 3-ST CMOS 5-Pin TSSOP T/R |
| 935269304128 | 制造商:ST-Ericsson 功能描述:IC AUDIO CODEC W/TCH SCRN 48LQFP |
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